超大规模集成电路课程设计.doc

1、目 录 1 目的与任务 2 2.教学内容基要求 2 3.设计的方法与计算分析 2 3.1 74HC139 芯片简介 3 3.2 电路设计 4 3.3 功耗与延迟估算 13 4. 电路模拟 15 4.1 直流分析 16 4.2 瞬态分析 17 4.3 功耗分析 19 5.版图设计 21 5.1 输入级的设计 21 5.2 内部反相器的设计 21 5.3 输入和输出缓冲门的设计 22 5.4 内部逻辑门的设计 22 5.5 输出级的设计 23 5.6 连接成总电路图 24 5.3 版图检查 24 6.总图的整理 25 7.经验与体会 26 8.参考文献 27 附录 A 电路原理图总图（一半） 28

2、 附录 B 总电路版图（无焊盘） 29 附录 C总电路版图（加焊盘） 30 集成电路课程设计 1. 目的与任务 本课程设计是集成电路分析与设计基础的实践课程，其主要目的是使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌 握集成电路芯片系统设计电路设计及模拟版图设计版图验证等正向设计方法。 2. 教学内容基本要求 2.1 课程设计题目及要求 器件名称：含两个 2-4 译码器的 74HC139 芯片 要求电路性能指标： 可驱动 10 个 LSTTL 电路（相当于 15pF 电容负载）； 输出高电平时， OHI 20uA,

3、min,OHV =4.4V; 输出低电平时， OLI 4mA， manOLV, =0.4V 输出级充放电时间 rt = ft ， pdt 25ns； 工作电源 5V，常温工作，工作频率 workf =30MHZ，总功耗 maxP =15mW。 2.2 课程设计的内容 1. 功能分析及逻辑设计； 2. 电路设计及器件参数计算； 3. 估算功耗与延时； 4. 电路模拟与仿真； 5. 版图设计； 6. 版图检查： DRC 与 LVS； 7. 后仿真 (选做 )； 8. 版图数据提 交。 2.3 课程设计的要求与数据 1. 独立完成设计 74HC139 芯片的全过程； 2. 设计时使用的工艺及设计规则

4、： MOSIS:mhp_n05； 3. 根据所用的工艺，选取合理的模型库； 4. 选用以 lambda( )为单位的设计规则； 5. 全手工、层次化设计版图； 6. 达到指导书提出的设计指标要求。 3. 设计的方法与计算分析 3.1 74HC139 芯片简介 74HC139 是包含两个 2 线 -4 线译码器的高速 CMOS 数字电路集成芯片，能与TTL 集成电路芯片兼容，它的管脚图如图 3-1 所示，其逻辑真值表如表 3-1所示 图 3-1 74HC139 管脚图 表 3-1 74HC139 真值表 由于 74HC139 芯片是由两个 2-4 译码器组成，两个译码器是独立的，所以，这里只分析

5、其中一个译码器。由真值表可以看出， Cs 为片选端，当其为 0 时，芯片正常工作，当其为 1 时，芯片封锁。 A1、 A0 为输入端， Y0-Y3 为输出端，而且是低电平有效。 分析其逻辑功能，可以得到逻辑表达式： 由逻辑表达式可以得到的逻辑图如图 3-2 所示 图 3-2 74HC139 逻辑图 3.2 电路设计 本次电路设计采用的是 m12_20.md 模型 的各参数。其参数如下： N 管： ox =3.9 8.85 1210 F/m N =605.3 410 Vsm/2 mtox 1010395 VVtn 8.0 P 管： ox =3.9 8.85 1210 F/m Vsmp /102

6、1 9 24 mtox 1010395 VVtp 1 3.2.1 输出级电路设计 据要求，输出级等效电路如图 3-3 所示，输入 Vi 为前一级的输出，可认为是理想的输出，即 iLV = SSV , iHV = DDV 。 图 3-3 输出级等效电路 输出级 N 管 N(W/L) 的计算 当输入为高电平时，输出为低电平， N 管导通，后级 TTL 有较大的灌电流输入，要求 OLI 4mA， manOLV, =0.4V，依据 MOS 管的理想电流统一方程式： )()()( 2221 DTGSTGLWtds VVVVVVI oxox 可以求出 N(W/L) 的值。其主要计算如下 : 222 dtn

7、gStngnox oxd s nN VVVVVV tILW = 224121034.08.0508.05103.6 0 51085.89.3 103 9 51042 =47.27 48 输出级 P 管 pLW/ 的计算 当输入为低电平时，输出为高电平， P 管导通。同时要求 N 管和 P 管的充放电时间 fr tt ，分别求出这两个条件下的 min,/ PLW 极限值，然后取大者。 以 OHI 20uA, VVOH 4.4min, 为条件计算 min,/ PLW 极限 值，用 MOS 管理想电流方程统一表达式： )()()( 2221 DTGSTGLWtds VVVVVVI oxox 可以求出

8、 pLW/ 的值。其主要计算如下： 222 dtpgstpgpox oxd s pP VVVVVV tILW = 224121064.410510102191085.89.3 1039510202 0.47 1 N 管和 P 管的充放电时间 rt 和 ft 表达式分别为 dd tnddtnddtndd ddtnnnox oxLf V VVVVVV VVWLtCt 2019ln11.02 2 ddtpddtpddtpddddtpppoxoxLr VVVVVVVVVWLtCt 2019ln11.022以 fr tt 计算 min,/ PLW 的值。其计算如下： 设 dd tnddtnddtndd

9、ddtnnnoxox V VVVVVV VVWLtKn 2019ln11.022 ddtpddtpddtpddddtpppoxoxVVVVVVVVVWLtKp 2019ln11.022由 fr tt ，故有 dd tnddtnddtndd ddtnnn VVVVVVVVVWL 2019ln11.0221= ddtpddtpddtpddddtppp VVVVVVVVVWL 2019ln11.0221 代入数据，化简可以得 6 9 1 2.0102 1 9 4 nWL= 7 3 9 5.0103.6054 pWL pWL 3382.0nWL，代入 48nLW，得到 140 PLW 比较两种方法的

10、PLW ，取其中的最大值，即取 140 PLW 3.2.2 内部基本反相器中的各 MOS 尺寸的计算 内部基本反相器如图 3-4 所示，它的 N 管和 P 管尺寸依据充放电时间 rt和 ft 方程来求。关键点是先求出式中的 LC (即负载 )。 图 3-4 内部反相器 它的负载由以下内部反相器（如右图所示）的负载由 CL 以下三部分电容组成： 本级漏极的 PN 结电容 CPN；下级的栅电容 Cg；连线杂散电容 CS。 本级漏极 PN 结电容 CPN 计算 CPN Cja（ Wb） +Cjp (2W+2b) 其中 Cja 是每 um2 的结电容， Cjp 是每 um的周界电容， b 为有源区宽度

11、，可从设计规则获取。在这里，最小孔为 2 2，孔与多晶硅栅 的最小间距为2，孔与有源区边界的最小间距为 2，则取 b 6。 总的漏极 PN 结电容应是 P 管 的和 N 管的总和，即： CPN Cja（ WN WP） b Cjp (2WN 2WP 4b) 分析到整个电路一条支路大概有 6 个级，取 tr=tf=0.5ns，采用的模型参数有： 25. /109 mFC Nj mFC Nj s w /1025.5 10. 24. /10033.2 mFC Pj mFC Pjsw /103 10. 代入数据到 PNC 的式子得 641065 1035.061033.2()10525.521035.0

12、6109( NPN WC 6101010 1035.010310525.562)1032 PW = FWW PN 1599 1058.31003.1102 9 4.1 (注意这里的 NW 和 PW 都用国际单位表示 ) 栅电容 Cg计算 Cg Cg.N Cg.P 此处 NW 和 pW 为与本 级漏极相连的下一级 N 管和 P 管的栅极尺寸，近似取输出级的 NW 和 pW 值。 这里 NW 和 pW 采用输出级的大小进行计算。由设计规则， L=2 ， =1.0um，代入得到 FCg 14101126 1005.8103 9 5 1045.3)1038.0(2)2 8 096( 连线杂散电容 Cs

13、 一般 CPN Cg 10CS，可忽略 CS 作用。所以，内部基本反相器的总负载电容 LC 为上述各电容计算值之和。即有 oxoxN tA oxoxP tA （ WN WP） L FWWCCC PNgPNL 1499 10408.81003.110294.1 把 LC 代入 tr 和tf的计算式，并根据 tr=tf 25ns 的条件，计算出 NW 和 pW 。 NW 代入 rt 的方程有： )100 4 8.81003.11029.1(1035.02103 0 7 4.1105.0 1499649 PNN WWW（关系式 ） 又有 rt = ft 、以及 ft 式子联立，可以解得 PN WLW

14、L 3382.0 PN WW 3382.0 ，联立关系式可以解得 1476.13 PW 57.43 3 8 2.014 NW 即 29 PLW10 NLW3.2.3 内部逻辑门 MOS 尺寸的计算 内部逻辑门的电路如图 3-5所示。根据截止延迟时间 pLHt 和导通延迟时间 pHLt的要求，在最坏情况下，必须保证等效 N管、 P管的等效电阻与内部基本反相器的相同，这样三输入与非门就相当于内部基本反相器了。因此， N管的尺寸放大3倍，而 P管尺寸不变，即： ，内部反相器，与非门，内部反相器，与非门PP3LWLWLWLWNN代入内部反相器的宽长比，可以算出逻辑 MOS 尺寸： 933 7 图 3-

15、5 内 部逻辑门电路 3.2.4 输入级设计 由于本电路是与 TTL兼容， TTL的输入电平 ViH可能为 2.4V，如果按正常内部反相器进行设计，则 N1、 P1构成的 CMOS将有较大直流功耗。故采用图 3-6示的电路，通过正反馈的 P2作为上提拉管，使 ViH较快上升，减小功耗，加快翻转速度。 图 3-6 输入级电路 （ 1）提拉管 P2的（ W/L） P2计算 为了节省面积，同时又能使 ViH较快上升，取（ W/L） P2 1。理论上，这里取 L=2 ,W=2。而且为了方便画图，这里就去 L=6。 （ 2） CMOS 反相器 P1管（ W/L） P1的计算 此 P1管应取内部基本反相器

16、的尺寸（具体计算过程见内部基本反相器中各MOS尺寸的计算）。因此这里取 7 PLW3 NLW（ 3） CMOS 反相器 N1管（ W/L） N1的计算 由于要与 TTL电路兼容，而 TTL的输出电平在 0.4 2.4V之间转换，因此要选取反相器的状态转变电平： VVVV iHiLI 4.12* m i n,m a x, 又知：pnpntntpddI VVVV /1 /* ,代入数据，有 pnpn /1 /8.0154.1 33.4pn 78.18pn 式中 ：Noxoxnn LWt ,PoxoxPP LWt ， 两式子相比，有 pnppnnpn LW LWLW LW /103 9 5 /106

17、 0 5/ 44 86725.1225.126 0 5 78.183 9 51 PPN LWLWLW 3.2.5 缓冲级设计 输入缓冲级 由 74HC139 的逻辑图可知，在输入级中有三个信号： Cs、 A1、 A0。其中Cs 经一级输入反相器后，形成 SC , 用 SC 去驱动 4 个三输入与非门，故需要缓冲级，使其驱动能力增加。同时为了用 SC 驱动，必须加入缓冲门。由于 A1、A0 以及 1A 、 0A 各驱动内部与非门 2 个，所以可以不用缓冲级。 Cs 缓冲级的设计过程如下： Cs的缓冲级与输入级和内部门的关系如图 3-7所示。 图 3-7 Cs的缓冲级 图中 M1为输入级， M2为内部门， M3为缓冲级驱动门。 M1的 P管和 N管的尺寸即为上述所述的输入级 CMOS反相器 P1管和 N1管尺寸， M2的 P管和 N管的尺寸即为内部基本反相器 P1管和 N1管尺寸， M3的 P管和 N管的尺寸由级间比值（相邻级中 MOS管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为 210。具体可取 N 。 N为扇出系数，它的定义是： 积前级等效反相器栅的面 下级栅的面积N 在本例中，前级等效反相器栅的面积为 M2的 P管和 N管的栅面积总和，下级