计算机组成原理实验报告-单周期CPU的设计与实现.docx

1、电子科技大学计算机科学与工程学院标 准 实 验 报 告（实验）课程名称： 计算机组成原理实验 电子科技大学教务处制表电 子 科 技 大 学2指令 0 指令 1 指令 5指令 2 指令 41 个时钟周期Clock实 验 报 告学生姓名： 郫县尼克杨 学 号： 2014666666666 指导教师：陈虹实验地点： 主楼 A2-411 实验时间：12 周-15 周一、 实验室名称：主楼 A2-411二、 实验项目名称：单周期 CPU 的设计与实现。三、 实验学时：8 学时四、 实验原理：（一） 概述单周期（Single Cycle）CPU 是指 CPU 从取出 1 条指令到执行完该指令只需 1 个时

2、钟周期。一条指令的执行过程包括：取指令分析指令取操作数执行指令保存结果。对于单周期 CPU 来说，这些执行步骤均在一个时钟周期内完成。（二） 单周期 cpu 总体电路本实验所设计的单周期 CPU 的总体电路结构如下。3（三） MIPS 指令格式化MIPS 指令系统结构有 MIPS-32 和 MIPS-64 两种。本实验的 MIPS 指令选用MIPS-32。以下所说的 MIPS 指令均指 MIPS-32。MIPS 的指令格式为 32 位。下图给出 MIPS 指令的 3 种格式。2631 25 21 20 16 15 11 10 6 5 0op rs rt rd sa funcR 型指令2631

3、25 21 20 16 15 0op rs rt immediateI 型指令2631 25 0op addressJ 型指令本实验只选取了 9 条典型的 MIPS 指令来描述 CPU 逻辑电路的设计方法。下图列出了本实验的所涉及到的 9 条 MIPS 指令。五、 实验目的1、掌握单周期 CPU 的工作原理、实现方法及其组成部件的原理和设计方法，如控制器、运算器等。 2、认识和掌握指令与 CPU 的关系、指令的执行过程。 3、熟练使用硬件描述语言 Verilog、EDA 工具软件进行软件设计与仿真，以培养学生的分析和设计 CPU 的能力。六、 实验内容（一）拟定本实验的指令系统，指令应包含 R

4、 型指令、I 型指令和 J 型指令，指令数为 9 条。（二）CPU 各功能模块的设计与实现。（三）对设计的各个模块的仿真测试。（四）整个 CPU 的封装与测试。七、 实验器材（设备、元器件）：4（一）安装了 Xilinx ISE Design Suite 13.4 的 PC 机一台（二）FPGA 开发板：Anvyl Spartan6/XC6SLX45（三）计算机与 FPGA 开发板通过 JTAG（Joint Test Action Group）接口连接，其连接方式如图所示。八、 实验步骤一个 CPU 主要由 ALU（运算器）、控制器、寄存器堆、取指部件及其它基本功能部件等构成。 在本实验中基本

5、功能部件主要有：32 位 2 选 1 多路选择器、5 位 2 选 1 多路选择器、32 位寄存器堆、ALU 等。（一）新建工程（New Project）启动 ISE Design Suite 13.4 软件，然后选择菜单 FileNew Project，弹出 New Project Wizard 对话框，在对话框中输入工程名 CPU，并指定工作路径 D:Single_Cycle_CPU。（二）基本功能器件的设计与实现（1）多路选择器的设计与实现a.5 位 2 选 1 多路选择器（MUX5_2_1）的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 Ne

6、w Source 命令，创建一个 Verilog Module 模块，名称为：MUX5_2_1，然后输入其实现代码：MODULE MUX5_2_1(INPUT 4:0 A,INPUT 4:0 B,INPUT SEL,OUTPUT 4:0 O);ASSIGN O = SEL ? B : A;ENDMODULE在 ISE 集成开发环境中，对模块 MUX5_2_1 进行综合（Synthesize），综合结果如图所示：5在 ISE 集成开发环境中，对模块 MUX5_2_1 进行仿真（Simulation）。输入如下测式代码： MODULE MUX5_2_1_T;/ INPUTSREG 4:0 A;RE

7、G 4:0 B;REG SEL;/ OUTPUTSWIRE 4:0 C;/ INSTANTIATE THE UNIT UNDER TEST (UUT)MUX5_2_1 UUT (.A(A), .B(B), .SEL(SEL), .C(C);INITIAL BEGIN/ INITIALIZE INPUTSA = 0;B = 0;SEL = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;A = 5B10100;B = 0;SEL = 1;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;A = 1;B = 5B

8、10000;SEL = 0;6/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;A = 5B00000;B = 5B11000;SEL = 1;/ ADD STIMULUS HEREENDENDMODULE然后进行仿真，仿真结果如图所示：b.32 位 2 选 1 多路选择器的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：MUX32_2_1，然后输入其实现代码：MODULE MUX32_2_1(INPUT 31:0A ,INPUT

9、 31:0B,INPUT SEL,OUTPUT 31:0 O );ASSIGN O= SEL?B:A;ENDMODULE在 ISE 集成开发环境中，对模块 MUX32_2_1 进行综合（Synthesize），综合结果如图所示：7在 ISE 集成开发环境中，对模块 MUX32_2_1 进行仿真（Simulation）。首先输入如下测式代码： MODULE MUX32_2_1_T;/ INPUTSREG 31:0 A;REG 31:0 B;REG SEL;/ OUTPUTSWIRE 31:0 O;/ INSTANTIATE THE UNIT UNDER TEST (UUT)MUX32_2_1 U

10、UT (.A(A), .B(B), .SEL(SEL), .O(O);INITIAL BEGINA=0;B=0;SEL=0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;A=32H00000001;B=32H00000000;SEL=1;#100;A=32H00000101;B=32H00000010;SEL =0;/ ADD STIMULUS HEREENDENDMODULE然后进行仿真，仿真结果如图所示:8（2）符号扩展（Sign_Extender）的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 Ne

11、w Source 命令，创建一个 Verilog Module 模块，名称为：Sign_Extender，然后输入其实现代码：MODULE SIGN_EXTENDER(INPUT 15:0 D,OUTPUT 31:0 O);ASSIGN O = (D15:15 = 1B0) ? 16B0, D15:0 : 16B1, D15:0;ENDMODULE在 ISE 集成开发环境中，对模块 Sign_Extender 进行综合（Synthesize），综合结果如图所示。在 ISE 集成开发环境中，对模块 MUX32_2_1 进行仿真（Simulation）。首先输入如下测式代码：MODULE SIGN

12、_EXTENDER_T;/ INPUTSREG 15:0 D;/ OUTPUTSWIRE 31:0 O;/ INSTANTIATE THE UNIT UNDER TEST (UUT)SIGN_EXTENDER UUT (9.D(D), .O(O);INITIAL BEGIN/ INITIALIZE INPUTS D = 0;/ WAIT 100 NS FOR GLOBAL RESET TO FINISH#100;/ ADD STIMULUS HERED = 16H0011;#100;D = 16H1011;ENDENDMODULE然后进行仿真，仿真结果如图所示:（3）32 位寄存器堆（RegF

13、ile）的设计与实现在 ISE 集成开发环境中，在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择 New Source 命令，创建一个 Verilog Module 模块，名称为：RegFile，然后输入其实现代码：MODULE REGFILE(INPUT 4:0 RN1, RN2, WN,INPUT WRITE,INPUT 31:0 WD,OUTPUT 31:0 A, B,INPUT CLOCK);REG 31:0 REGISTER1:31;ASSIGN A = (RN1 = 0) ? 0 : REGISTERRN1;ASSIGN B = (RN2 = 0) ? 0 : REGISTER

14、RN2;ALWAYS (POSEDGE CLOCK) BEGINIF (WRITE 10ENDENDMODULE在 ISE 集成开发环境中，对模块 RegFile 进行综合（Synthesize），综合结果如图所示。在 ISE 集成开发环境中，对模块 RegFile 进行仿真（Simulation）。输入如下测式代码：MODULE REGFILE_T;/ INPUTSREG 4:0 RN1;REG 4:0 RN2;REG 4:0 WN;REG WRITE;REG 31:0 WD;REG CLOCK;/ OUTPUTSWIRE 31:0 A;WIRE 31:0 B;/ INSTANTIATE THE UNIT UNDER TEST (UUT)REGFILE UUT (.RN1(RN1), .RN2(RN2), .WN(WN), .WRITE(WRITE), .WD(WD), .A(A), .B(B),