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精选优质文档-倾情为你奉上实验三 3-8译码器仿真及实现姓名：学号： 班级：日期： 一、 实验目的和要求本次实验使用Verilog 硬件描述语言在DE1开发平台上设计一个基本组合逻辑电路3-8 译码器，并完成功能仿真和时序仿真。二、 实验环境1、 PC机，Pentium 4 2.0G以上，内存1G以上，硬盘500G以上，1024768彩显，USB接口，网络接口，串口。2、 友晶DE1开发板和相关配件。3、 软件：Windows XP或者Windows 7操作系统，DE1配套光盘。三、 实验内容1、 编写3-8的Verilog程序。2、 构建仿真波形文件，实现QuartusII的功能仿真和时序仿真。3、 下载设计到DE1，观察译码输出。四、 实验步骤1、 建立Quartus 工程：1）打开 Quartus II 工作环境。2）点击菜单项 File-New Project Wizard 帮助新建工程。3）输入工程目录、工程文件名以及顶层实体名。自己起名字，例如学号加
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