第34讲 第十九章 基本逻辑电路(二)(2010年新版).doc

1、联系 QQ116555753719.2 译码器19.2.1 基本译码器译码是编码的反过程，是将给定的二进制代码翻译成编码时赋予的原意，完成这种功能的电路称为译码器。译码器是多输入、多输入出的组合逻辑电路。2 线4 线译码器设 A0、 A1为译码电路的输入变量，输出信号分别为 ，它们的有效电平为低电平。当输入代码分别为 00、01、10、11 时， 分别输出低电平。另外，设置一个使能输入端 ，且当 =0 时，允许译码器工作，否则译码器被禁止。于是，可列出译码器的功能表如表所示。表：2 线4 线译码器功能表由功能表可写出各输出端的逻辑表达式为19.2.2 二进制译码器二进制译码器将输入的 个二 进

2、 制 代 码 翻 译 成 个信 号 输 出 ，又称为变量译码nnN2器。3 位二进制译码器代码输入的是 3 位二进制代 码 A2A1A0，输出是 8 个译码信号Y0 Y7，真值表如表所示，逻辑表达式为： 0120AY012Y30124 0125A6AY7Y表 3 位 二 进 制 译 码 器 的 真 值 表A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 0

3、0 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1逻辑图如图所示。集成二进制译码器和门电路配合可实现逻辑函数，其方法是：首先将函数值为 1时输入变量的各种取值组合表示成与或表达式，其中每个与项必须包含函数的全部变量，每个变量都以原变量或反变量的形式出现且仅出现一次，由于集成二进制译码器大多输出为低电平有效，所以还需将与或表达式转换为与非表达式，最后按照与非表达式在二进制译码器后面接上相应的与非门即可。& & & & & & &1 1 1A2 A1 A0Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0图 3 位二进制译码器19.2.3 二-十进制译码器把二-

4、十进制代码翻译成 10 个十进制数字信号的电路称为二-十进制译码器，其输入是十进制数的 4 位二进制编码 A3 A0，输出的是与 10 个十进制数字相对应的 10 个信号 Y9 Y0。8421 码译码器的真值表如表所示，逻辑表达式分别为： 01230Y01231AY0123AY0123AY4501236 012378AY9AY表 8421 码 译 码 器 的 真 值 表A3 A2 A1 A0 Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0

5、 0 0 0 0 0 0 0 10 0 0 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 00 0 0 0 0 0 1 0 0 00 0 0 0 0 1 0 0 0 00 0 0 0 1 0 0 0 0 00 0 0 1 0 0 0 0 0 00 0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 0逻辑图如图所示。A3 A2 A1 A0Y9 Y8 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y011 1 1& & & & & & & &图 8.8 8421 码译码器的逻辑图（2）显示译码器7 段 LED 数码显示器是将要显

6、示的十进制数码分成 7 段，每段为一个发光二极管，利用不同发光段的组合来显示不同的数字，有共阴极和共阳极两种接法，如图所示。发光二极管 a g 用于显示十进制的 10 个数字 09， h 用于显示小数点。对于共阴极的显示器，某一段接高电平时发光；对于共阳极的显示器，某一段接低电平时发光。使用时每个二极管要串联一个约 100 的限流电阻。abcdefgh+UCCabcdefgh（b）共阴极 （c）共阳极图 LED 7 段显示器的二极管的连接方式驱动共阴极的 7 段发光二极管的二-十进制译码器，设 4 个输入 A3 A0采用 8421码，真值表如表所示。表 7 段 显 示 译 码 器 的 真 值

7、表A3 A2 A1 A0 a b c d e f g 显示字形0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 119.3 二进制加法器一、半加器概念：能对两个 1 位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加

8、，而不考虑来自低位进位数的运算电路，称为半加器。1、半加器真值表2、输出逻辑函数3、逻辑图和逻辑符号二、全加器概念：能对两个 1 位二进制数进行相加并考虑低位来的进位，即相当于 3 个 1 位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。1、真值表 2、输出逻辑函数Ai、 Bi：加数， Ci-1： 低位来的进位， Si：本位的和， Ci：向高位的进位。Ai Bi Ci-1 Si Ci0 0 00 0 10 01 03、全加器的逻辑图和逻辑符号4、用与或非门实现0 1 00 1 11 0 01 0 11 1

9、01 1 11 00 11 00 10 11 119.3.4 数据选择器和数据分配器数据选择器概念：从多路输入信号中选择其中一路进行输出的电路称为数据选择器。或：在地址信号控制下，从多路输入信息中选择其中的某一路信息作为输出的电路称为数据选择器数据选择器又叫多路选择器，简称 MUX。一、4 选 1 数据选择器（1）原理框图：D0 、 D1、 D2、 D3 ：输入数据A1 、 A0 ：地址变量由地址码决定从路输入中选择哪路输出。（2）真值表如下图：（3）逻辑表达式：（ 4）逻辑图 8 选 1 数据选择器1、真值表输 入 输 出D A2 A1 A0 STY 1D0 0 0 0 0D1 0 0 1

10、0D2 0 1 0 0D3 0 1 1 0D4 1 0 0 0D5 1 0 1 0D6 1 1 0 0D7 1 1 1 00 1D0 0D1 1D2 2D3 3D4 4D5 5D6 6D7 72、逻辑功能1 时，选择器被禁止，无论地址码是什么， Y 总是等于 0ST3、集成 8 选 1 数据选择器：74LS151逻辑功能图和引脚排列图如下：数据分配器在数字系统和计算机中，为了减少传输线，经常采用总线技术，即在同一条线上对多路数据进行接收或传送。用来实现这种逻辑功能的数字电路就是数据选择器和数据分配器。数据分配器能把一个输入数据有选择地分配给任一个输出通道。分配器通常只有一个数据输入端，而有 M

11、 个数据输出端。如将译码器的使能端作为数据输入端，二进制代码输入端作为地址信号输入端使用时，则译码器便成为一个数据分配器。如由 74LS138 构成的 1 路-8 路数据分配器如右图。应用举例：数据分配器和数据选择器一起构成数据分时传送系统补充： 组合逻辑电路中的竞争冒险竞争冒险现象及其产生的原因一、概念同一个门的输入信号，由于它们在此前通过不同数目的门，经过不同长度导线的到达门输入端的时间会有先有后，这种现象称为竞争。逻辑门因输入端的竞争而导致输出产生不应有的尖峰干扰脉冲（又称过渡干扰脉冲）的现象，称为冒险。或：在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。6.7.1 冒险现象的识别在组合逻辑函数中，是否存在冒险现象，可通过逻辑函数来判别。如根据组合逻辑电路写出的输出逻辑函数在一定条件下可简化成下列两种形式时，则该组合逻辑电路存在冒险现象。消除冒险现象的方法1、加封锁脉冲。2、加选通脉冲。3、接入滤波电容。4、修改逻辑设计。举例：消除下列电路中的冒险现象。