1、第 1 页 共 9 页实验报告基于 FPGA 的一位全加器与约翰逊计数器实验一：实验目的1.熟悉 ISE 软件的使用；2.熟悉下载平台的使用；3.掌握利用层次结构描述法设计电路。二：实验任务1.按照原理图设计半加器电路；2.建立顶层原理图电路；3.对全加器电路进行仿真分析、引脚锁定、下载；4.完成约翰逊计数器的设计。三：实验原理图 1 全加器原理图第 2 页 共 9 页图 2 约翰逊计算器电路原理图3.1.1 一位半加器的设计module half_adder(A,B,CO,S);input A,B;output S;output CO;wire S,CO;assign S=AB;assign
2、 CO=Aendmodule图 3 半加器真值表及 verliog 源码 第 3 页 共 9 页图 4 半加器仿真测试3.1.2 一位全加器的设计图 5 半加器真值表及激励文件源码图 6 半加器仿真测试3.2.1 约翰逊计算器的设计按照原理图 2 完成设计，激励文件见附录，仿真测试如下图：一位全加器仿真设计完成，对比仿真测试和真值表，符合设计要求，其他源码见附录。第 4 页 共 9 页图 7 向左计数的仿真波型图 8 向右计数的仿真波型分析波形对照教材上 P29 的输出数码，符合设计要求，设计合理。四：思考题1.为什么在实验步骤 3 中，将半加器保存为 half_adder，可否保存为 ful
3、l_adder？答：不能保存为 full_adder。因为 verilog HDL 语言中，要求程序名与实体名一致，否则会出现错误。2.对电路进行功能仿真与时序仿真时，发现二者有什么样的区别？答：功能仿真就是将综合后的 verilog HDL 网表文件再送到 verilog HDL 仿真器中所进行 仿真。这时的仿真仅对 verilog HDL 描述的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求，仿真过程不涉及具体器件特性，如延时特性。时序仿真就是将布线器/适配器所产生的 verilog HDL 网表文件送到 verilog HDL 仿真器中所进行的仿真。该仿真已将器件特性考虑进
4、去了，因此可以得到精确的时序仿真结果3.为什么要进行引脚锁定？第 5 页 共 9 页答：进行引脚锁定，是为了对硬件进行检测，将下载文件下载到芯片后，对系统的设计进行的功能检测的过程。4.采用层次结构法描述电路有什么样的优点？答：可以大大降低设计成本，缩短设计周期；极大地简化设计文档的管理；提高大规模 系统电子设计的自动化程度；设计者拥有完全的自主权，再无受制于人之虞；良好的可移植与可测试性，为系统开发提供可靠的保证；能将所有设计环节纳入统一的自顶向下的设计方案附录：半加器激励文件：第 6 页 共 9 页一位加器激励文件：timescale 1ns / 1psmodule full_adder_
5、full_adder_sch_tb();/ Inputsreg ain;reg bin;reg cin;/ Outputwire sum;wire cout;/ Bidirs第 7 页 共 9 页/ Instantiate the UUTfull_adder UUT (.ain(ain), .bin(bin), .cin(cin), .sum(sum), .cout(cout);/ Initialize Inputs/ifdef auto_initinitial beginain = 0;bin = 0;cin = 0;#10 ain = 0;bin = 0;cin = 1;#10 ain =
6、 0;bin = 1;cin = 0;#10 ain = 0;bin = 1;cin = 1;#10 ain = 1;bin = 0;cin = 0;#10 ain = 1;bin = 0;cin = 1;#10 ain = 1;bin = 1;cin = 0;#10 ain = 1;bin = 1;cin = 1;$stop;end/endifendmodule约翰逊计算器激励文件：module jc_top_jc_top_sch_tb();第 8 页 共 9 页/ Inputsreg LEFT;reg RIGHT;reg STOP;reg LCK;/ Outputwire 3:0 q;/
7、Bidirs/ Instantiate the UUTjc_top UUT (.LEFT(LEFT), .RIGHT(RIGHT), .STOP(STOP), .LCK(LCK), .q(q);/ Initialize Inputs/ifdef auto_initinitial beginLEFT = 0;RIGHT = 1;/左右计数STOP = 0;LCK = 0;forever begin#10 LCK=!LCK;endend第 9 页 共 9 页/endifEndmodule引脚锁定：约翰逊NET “Clk“ LOC = G9;NET “Left“ LOC = D14;NET “Right“ LOC = C14;NET “Stop“ LOC = B14;NET “q3“ LOC = B11;NET “q2“ LOC = C11;NET “q1“ LOC = C10;NET “q0“ LOC = A10;NET “Clk“ CLOCK_DEDICATED_ROUTE = FALSE;NET “Rst“ LOC = A14;全加器:NET “A“ LOC = D14;NET “B“ LOC = C14;NET “CO_IN“ LOC = B14;NET “S“ LOC = C11;NET “CO_OUT“ LOC = B11;
