精选优质文档-倾情为你奉上Verilog HDV 数字设计与综合实验报告微电子0901班姓名 ： 袁东明 _ 学号：_一、 实验课题：1. 八选一数据选择器2. 四位数据比较器二、八选一数据选择器Verilog程序：2.1主程序 module option(a,b,c,d,e,f,g,h,s0,s1,s2,out); input 2:0 a,b,c,d,e,f,g,h; input s0,s1,s2; output 2:0 out; reg 2:0 out; always(a or b or c or d or e or f or g or h or s0 or s1 or s2) begin case(s0,s1,s2) 3d0 : out=a; 3d1 : out=b; 3d2 : out=c; 3d3 : out=
