EDA期末试卷及答案.doc

1、EDA 期末试卷一、填空题1一般把 EDA 技术的发展分为 MOS 时代 、 CMOS 代和 ASIC 三个阶段。2EDA设计流程包括设计输入、设计实现 、实际设计检验 和 下载编程 四个步骤。3EDA设计输入主要包括 图形输入 、 HDL 文本输入 和 状态机输入 。4时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为 功能仿真 。 5VHDL 的数据对象包括 变量 、 常量和 信号，它们是用来存放各种类型数据的容器。6图形文件设计结束后一定要通过 仿真 ，检查设计文件是否正确。7以 EDA 方式设计实现的电路设计文件，最终可以编程下载到FPGA 和

2、 CPLD 芯片中，完成硬件设计和验证。8MAX+PLUS 的文本文件类型是（后缀名） .VHD 。9在 PC 上利用 VHDL进行项目设计，不允许在 根目录 下进行，必须在根目录为设计建立一个工程目录（即文件夹）。10VHDL 源程序的文件名应与 实体名 相同，否则无法通过编译。二、选择题：。11 在 EDA 工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器 B.综合器 C.适配器 D.下载器12 在执行 MAX+PLUS的（D ）命令，可以精确分析设计电路输入与输出波形间的延时量。A .Create default symbol B. Simulator C. Compil

3、er D.Timing Analyzer13VHDL 常用的库是（A ）A. IEEE B.STD C. WORK D. PACKAGE14下面既是并行语句又是串行语句的是（ C ）A.变量赋值 B.信号赋值 C.PROCESS 语句 D.WHENELSE语句15在 VHDL 中，用 语句（D ）表示 clock 的下降沿。A. clockEVENT B. clockEVENT AND clock=1 C. clock=0 D. clockEVENT AND clock=016 IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能

4、块的具体电路的IP 核为_。DA .瘦 IP B.固 IP C.胖 IP D.都不是17 综合是 EDA设计流程的关键步骤，在下面对综合的描述中，_是错误的。DA. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D. 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。18 大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA结构与工作原理的描述中，正确的是_C_。A. F

5、PGA 全称为复杂可编程逻辑器件；B. FPGA 是基于乘积项结构的可编程逻辑器件；C. 基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D. 在 Altera 公司生产的器件中，MAX7000 系列属 FPGA结构。19 进程中的信号赋值语句，其信号更新是_C_。A. 按顺序完成；B. 比变量更快完成；C. 在进程的最后完成；D. 都不对。20 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_。BA. 器件外部特性；B. 器件的内部功能；C. 器件的综合约束；D. 器件外部特性与内部功能。21 不完整的 IF语句，其综合结果可实

6、现_。AA. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路22 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_。B流水线设计 资源共享 逻辑优化 串行化 寄存器配平 关键路径法A. B. C. D. 23 下列标识符中，_是不合法的标识符。BA. State0 B. 9moon C. Not_Ack_0 D. signall24 关于 VHDL 中的数字，请找出以下数字中最大的一个：_。AA. 2#1111_1110#B. 8#276#C. 10#170#D. 16#E#E125下列 EDA软件中

7、，哪一个不具有逻辑综合功能：_。BA. Max+Plus IIB. ModelSimC. Quartus IID. Synplify三、EDA 名词解释，写出下列缩写的中文（或者英文）含义：16 EDA: 电子设计自动化17VHDL 和 FPGA: 超高速硬件描述语言 现场可编程门阵列 18元件例化 1. LPM 参数可定制宏模块库2. RTL 寄存器传输级3. UART 串口（通用异步收发器）4. ISP 在系统编程5. IEEE 电子电气工程师协会6. ASIC 专用集成电路7. LAB 逻辑阵列块四、VHDL 程序填空：（10 分）LIBRARY IEEE; - 8 位分频器程序设计US

8、E IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE ISPORT ( CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR (7 DOWNTO 0);FOUT : OUT STD_LOGIC );END;ARCHITECTURE one OF PULSE ISSIGNAL FULL : STD_LOGIC;BEGINP_REG: PROCESS(CLK)VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINIF CLKEVENT

9、 AND CLK = 1 THENIF CNT8 = “11111111“ THEN CNT8 := D; -当 CNT8计数计满时，输入数据 D 被同步预置给计数器 CNT8FULL LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S 0);34 END CASE;35 END PROCESS;36 END one;在程序中存在两处错误，试指出，并说明理由：提示：在 MAX+PlusII 10.2 上编译时报出的第一条错误为：Error:Line 15: File */led7cnt.vhd: Type erro

10、r: type in waveform element must be “std_logic_vector”第 15 行， 错误：整数 0 不能直接赋值给 TMP 矢量改正：TMP 0);第 16 行， 错误：ELSE IF 缺少一条对应的 END IF语句改正：将 ELSE IF 改为关键字 ELSIF四、分析题: 分析下面的 VHDL 的源程序，说明设计电路的功能。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity test1 isport( clk: in std_logic;j,k:in std_logic;q,qn:out std_logic);end test1;architecture one of test1 issignal q_temp:std_logic:=0;signal jk:std_logic_vector(1 downto 0);beginjkq_tempq_temp=0;