1、电子技术课程设计_24_小时_数字钟学院：电子信息工程学院目 录一、课程设计的设计任务和基本要求1二、总体框图 1三、选用器件及部分器件使用说明 6四、功能模块 14五、总体设计电路图17六、课程设计的心得体会19七、参考文献20数字钟数字钟是用数字集成电路构成的、用数码显示的一种现代计时器，与传统机械表相比，它具有走时准确、显示直观、无机械传动装置等特点。因而广泛应用于车站、码头、机场、商店等公共场所。在控制系统中，也常用来作定时控制的时钟源。一、 课程设计的设计任务与基本要求用中小规模集成电路设计并制作一台能显示时、分、秒的数字钟。（1） 由信号发生器器产生时钟信号。（2） 小时计数器用
2、24 进制计数器。（3） 可以用手动校正时间，能分别进行时、分的校正。（4） 采用 LED 显示时、分、秒。（5）要求电路主要采用中规模集成电路。(6)要求电源电压+5 伏 +10 伏。二、 总体框图(一) 各个模块及功能数字式计时器一般都由振荡器、分频器、计数器、译码器、显示器等几部分组成。其中振荡器和分频器组成标准秒信号发生器，由不同进制的计数器、译码器组成计时系统。秒信号送入计数器进行计数，把累计的结果以“时” 、 “分” 、 “秒”的数字显示出来。 “时”显示由二十四进制计数器、译码器、显示器构成， “分” 、 “秒”显示分别由六十进制计数器、译码器、显示器构成。其原理图如图 6.1.
3、1 所示。1.振荡器 振荡器是数字钟的核心。振荡器的稳定度及频率的准确度决定了数字钟计时的准确程度，通常选用晶振构成振荡器电路。一般来说，振荡器的频率越高，计时精度越高，如果精度要求不高也可以采用集成逻辑门与 RC 组成的时钟源振荡器或由集成定时器 555 与 RC 组成的多谐振荡器。这里选用多谐振荡器，设振荡频率 f=1kKz。图 6.1.1 数字钟原理框图2分频器 分频器的功能是产生标准脉冲信号，因为 74LS90 是二五十进制计数器，所以选用 1 片就可以完成上述功能，即 3 片级连则可获得所需要的频率信号：第 1 片的 Q0端输出频率为 1Hz 标准秒脉冲信号。如果振荡频率为 100k
4、Hz 时，就需要 5 片 74LS90 进行级联。3时间计数器 由总系统框图可知，数字时钟需要两个六十进制计数器分别用作“分”和“秒”的计数，还需要一个二十四进制计数器作“小时”的计数。计数器可以采用前面的中规模集成计数器 74LS160。4校时电路 在计数开始或计时出现误差时，必须和标准时间校准，这一功能同校时电路完成。校时的方法是给被校的计时电路引入一个超出常规计时许多倍的快速脉冲信号，从而使计时电路快速到达到标准时间。将“秒”信号分别引到“分”和“时”的脉冲输入端以便快速校准“分”5.译码器、驱动及显示电路 从数字钟计数器输出的信号为 8421BCD 代码，需要经译码变成七段字形代码，用
5、七段数码管显示出来。七段数码管分共阴，共阳两种，这里选用共阴数码管 BS201，相应的译码器采用 CT74248。由于采用静态方式显示，每个数码管必须有一个相应的译码器将 8421BCD 代码译成七段字形代码。(二) 方案设计及选择方案一：由集成逻辑门与 RC 组成的时钟源振荡器或由集成电路定时器 555与 RC 组成的多谐振荡器作为时间标准信号源。如图（1）所示。图（1）方案二：振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度,通常选用石英晶体构成的振荡器电路。石英晶体振荡器的作用是产生时间标准信号。因此,一般采用石英晶体振荡器经过分频得到这一时间脉冲信号。图（2
6、）如图(2)所示为电子手表集成电路中的晶体振荡器电路,常取晶振频率为32768Hz,因其内部有 15 级 2 分频集成电路,所以输出端正好可得到 1Hz 的标准脉冲。信号发生器是数字钟的核心。它的稳定度及频率的精确度决定了数字钟计时的准确程度，在本实验中我选用 555 振荡器产生脉冲经过整形、分步获得1Hz 的脉冲。一般来说，振荡器的频率越高，计时精度就越高。三、 选用器件及部分器件的使用说明74LS90 1 片， 74LS160 6 片，74LS00 19 片，74LS08 2 片。74LS04 4片74LS90 逻辑框图74LS90 逻辑符号74LS90 逻辑功能:74LS90 是异步二-
7、五-十进制加法计数器，它即可以做二进制加法计数器，有可以做五进制和十进制加法计数器。通过不同的连接方式，可以实现四种不同的逻辑功能；还可以借助 R0(1)、R0(2)对计数器清零，借助 S9(1)、S9(2)将计数器置 9，其功能如下；(1)计数脉冲从 CP1 输入，QA 作为输出端，为二进制计数器。(2)计数脉冲从 CP2 输入，QD、QC、QB 输出端，为异步五进制加法计数器。(3)若将 CP2 和 QA 相连，计数脉冲由 CP1 输入，QD、QC、QB、QA 作为输出端。则构成异步 8421 码十进制加法计数器。(4)若将 CP1 和 QD 相连，计数脉冲由 CP2 输入，QD、QC、Q
8、B、QA 作为输出端，则构成异步 5421 码十进制加法计数器。(5)清零、置 9 功能a) 异步清零 当 R0(1)、R0(2)均为“1” ；S9(1)、S9(2)中有“0”时，实现异步清零功能，即 QDQCQBQA0000。 b) 置 9 功能 当 S9(1)、S9(2)均为“1” ；R0(1)、R0(2)中有“0”时，实现置 9 功能，即 QDQCQBQA100174LS90 逻辑功能表74LS90 内部原理图74LS02 逻辑框图(异或逻辑框图)74LS02 逻辑符号74LS02 内部原理图74LS02 逻辑功能表异或逻辑功能如下:当 A、B 不同时,输出 Y 为 1；而 A、B 相同时，输出 Y 为0。2 输入端四或非门74LS00 逻辑框图(与非逻辑框图)
