基于FPGA数字秒表电路的设计【通信工程毕业论文】.doc

1、本科毕业论文（20 届）基于 FPGA 数字秒表电路的设计所在学院 专业班级 通信工程 学生姓名 学号 指导教师 职称 完成日期 年 月 - I -目录摘要.IIAbstract .III第一章 绪论.11.1 研究背景 .11.2 研究目的和意义 .1第二章 硬件描述语言 VHDL .32.1 VHDL 的简介 .32.2 VHDL 语言的特点 .32.3 VHDL 的基本结构与基本要素 .42.3.1 VHDL 语言的标识符 .42.3.2 VHDL 语言的客体 .42.3.3 VHDL 语言的数据类型 .42.3.4 VHDL 顺序语句 .52.3.5 VHDL 并行语句 .52.4 V

2、HDL 的设计流程 .52.5 VHDL 和 MAX+PLUSII 在设计数字电路中的应用 .5第三章 FPGA 概述 .73.1 FPGA 简介 .73.2 FPGA 的发展应用 .73.3 FPGA 的基本特点 .83.4 FPGA 在数字秒表上的应用研究 .8第四章 MAX+PLUS简介 .9- II -4.1 MAX+PLUS简介 .94.2 MAX+PLUS的功能 .94.3 MAX+PLUS的主要特点 .94.4 使用 Max+plus软件设计流程 .10第五章 数字秒表的系统设计及仿真.115.1 系统设计 .115.1.1 设计思想.115.1.2 设计要求(秒表的功能描述).

3、115.1.3 秒表的面板包括.115.2 顶层电路设计 .115.3 数字秒表的设计原理 .125.4 各模块的原理、程序及其仿真 .135.4.1 调整控制电路（主控电路模块）.135.4.2 键输入模块电路（含消抖电路）.155.4.3 时钟分频电路模块.175.4.4 计时模块.195.4.5 显示译码电路模块.235.4.6 溢出报警控制.255.4.7 VHDL 顶层电路描述 .25结 论.27参考文献.28附录.29致谢.37- III -基于 FPGA 数字秒表电路的设计摘要在科技技术高度发展的今天，计算机应用及集成电路得到了高速的发展。数字秒表是采用数字电路实现对分、秒，数字

4、显示的计时装置,由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字秒表的精确度,远远超过原来的老式秒表。秒表在很多领域充当一个重要的角色。如在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验上，对时间的把握度很高。秒表的数字化给人们生产生活带来了极大的方便。本文就是基于 FPGA 数字秒表的设计，在时钟脉冲信号、状态控制等原理设计出的数字秒表。以 FPGA 为核心的数字秒表,具有集成度高、外围电路少、可靠性强等特点。本文以 MAX+PLUS软件为设计平台，以现场可编程门阵列(FPGA)器件为核心，设计了一个具有数字系统即带计时器功能的秒表系统，并且通过了数码管驱动电路动态显示计时结

5、果。使用 MAX+PLUS的综合器和仿真器对系统进行了编译和仿真，并得出了正确的仿真结果。其展示了 VHDL 语言的强大功能和优秀特性。关键字：数字秒表；FPGA；MAX+PLUS；VHDL- IV -FPGA-based Digital Stopwatch CircuitAbstractHighly developed technology in technology today, computer application and development of high-speed integrated circuits have been. Digital stopwatch is use

6、d to realize digital circuits minutes, seconds, the figures show the timing device, due to the development of digital integrated circuits and the extensive application of quartz crystal oscillators, making digital stopwatch accuracy, far more than the original old-fashioned stopwatch. Stopwatch in m

7、any areas as an important role. In various competitions such as the accuracy of the stopwatch demanding, especially in some scientific experiments on the high degree of time to grasp. Digital stopwatch production and life to people brings great convenience. This article is based on the design of FPG

8、A digital stopwatch, a clock pulse signal, the state control principle to design a digital stopwatch. The FPGA at the core of the digital stopwatch, high integration, low external circuit, reliability and other characteristics.In this paper, MAX + PLUS software design platform, to field programmable

9、 gate array (FPGA) devices as the core design of a digital system that features a stopwatch with a timer system, and by the dynamic display of digital control drive circuit timing results. Use MAX + PLUS comprehensive and emulators on the system was compiled and simulation, and draw the correct simu

10、lation results. Shows the VHDL language, its power and excellent features.- V -Key words：Digital Stopwatch, FPGA, MAX + PLUS , VHDL- 1 -第一章 绪论1.1 研究背景时间在不断的流逝，当它从指尖流走的那一刻我们可曾感到过它的存在呢？从古至今人们就知道了时间的重要性。他们开始寻找和创造可以表示时间的仪器。在公元1300 年以前，人们主要是利用天文现象和流动物质的连续运动来计时。例如，日晷是利用日影的方位计时；漏壶和沙漏是利用水流和沙流的流量计时。随着人们生活水平的

11、日益提高,社会体系的日益完善,人们对于各种应用器材的要求也越来越高.秒表作为日常生活中常见的仪器,尤其在体育运动中应用很广泛,所以秒表的精确性和方便性被人们很好的利用。本秒表计时器用于体育竞赛及各种要求较精确的领域。这里设计的计时器是用一块专用的芯片，用 VHDL 语言描述的。它具有开关、时钟和显示功能,其体积小，携带方便。以大规模集成电路为物质基础的 EDA 技术终于打破了软硬件之间最后的屏障，使软硬件工程师们有了共同的语言 1。EDA 是电子设计自动化(Electronic Design Automation)的缩写。EDA 技术伴随着计算机、集成电路以及电子系统设计的发展，经历了计算机辅

12、助设计（简称 CAD）、计算机辅助工程设计（简称 CAE）和电子设计自动化（简称 EDA）。EDA 技术是以计算机为工具，在以 EDA 软件为平台的基础上，以硬件描述语言HDL 为系统逻辑描述手段完成的设计文件自动地完成逻辑编译、逻辑分割、逻辑化简、逻辑行局布线、逻辑综合及优化、逻辑仿真，直到对特定目标芯片的适配编译、逻辑映射和编程下载。目前设计者仅限于利用软件的方式来工作，对系统硬件功能的描述要利用硬件描述语言来完成，在利用 EDA 工具的帮助下得到设计的结果。尽管目标系统是硬件，但整个设计和修改过程如同完成软件设计一样方便和高效 2。1.2 研究目的和意义目的：本文的研究目的是对数字系统设

13、计的历史和现状进行分析，并对数字秒表的 VHDL 设计原理进行了深入的研究，并将其综合。本文设计了一个基于 FPGA 的数字秒表，并在开发软件 MAX+PLUS进行输入、编译、综合、仿真将其下载到系统可编程实验板中测试实现。信号源是由实验板上的时钟信号经分频而得到的 0.0 1 秒信号。设计采用 EDA 技术分为两步。第一步：在 MAXPLUS开发工具中 ,用 VHDL- 2 -语言分别编写出所要的几个模块的文本文件 (也称底层文件) ,将 VHDL 的文本文件分别转换为相对应的器件，并进行仿真,每个器件的时序仿真结果与设计要求要一致；其次，将整个数字秒表作为一个器件进行时序仿真。意义：在科技

14、高度发展的今天，集成电路及计算机应用得到了高速的发展。尤其是计算机应用的发展，各种家用电器多会实现电脑技术，电脑各部分在工作时多是以时间为基准的。本文就是基于 FPGA 数字秒表的设计，在时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当一个重要的角色。在各种比赛中对秒表的精确度要求很高，尤其是一些科学实验。他们对时间精确度达到了几纳秒级别。数字秒表是日常生活中比较常见的电子产品，以其价格低廉、走时精确。使用方便，功能多而倍受广大用户的喜欢。如在很多喜庆场合，对某一时刻进行倒计时，人们常常使用倒计时秒表。所以研究秒表具有重大的现实意义和理论意义。- 3 -第二章 硬件描述语言 V

15、HDL2.1 VHDL 的简介VHDL（超高集成电路硬件描叙语言)诞生于 1982 年。是一种用于电路设计的高级语言。最初是由美国国防部开发出来供美军用来提高设计的可靠性和缩减开发周期的一种使用范围较小的设计语言。VHDL 主要用于描述数字系统的行为、结构、接口和功能，非常适合用于可编程逻辑芯片的应用设计。VHDL 除具有硬件特征的语句外，其描述风格与语言形式和句法类似于一般的计算机高级语言。VHDL 的程序特点是将一项设计实体（可以是个元件、电路模块或一个系统）分成外部（即端口）和内部（即结构体）两部分，外部负责对设计实体和端口引脚命名和说明，内部负责对模块功能和算法进行描述。在对一个设计实

16、体定义了外部界面后，一旦其内部结构、功能开发完成，即可生成共享功能模块，这就意味着，在顶层综合或其他设计中可以直接调用这个实体模块。VHDL 具有较强的行为描述能力，可避开具体的器件结构，从逻辑功能和行为上进行描述和设计 3。2.2 VHDL 语言的特点VHDL 的程序结构特点是将一项工程设计，关于用 VHDL 和原理图输入进行CPLD/FPGA 设计的粗略比较：在设计中，如果采用原理图输入的设计方式是比较直观的。你要设计的是什么，你就直接从库中调出来用就行了。这样比较符合人们的习惯。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内

17、外部分的概念是 VHDL 系统设计的基本点。应用 VHDL 进行工程设计的优点是多方面的。与其他的硬件描述语言相比，VHDL 具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。VHDL 语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。VHDL 丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。- 4 -对于用 VHDL 完成的一个确定的设计，可以利用 EDA 工具进行逻辑综合和优化，并自动的把 V

18、HDL 描述设计转变成门级网表。VHDL 对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。由于 VHDL 具有类属描述语句和子程序调用等功能，对于完成的设计，在不改变源程序条件下，只需改变类属参量或函数，就能轻易地改变设计的规模和结构 1。2.3 VHDL 的基本结构与基本要素一个相对完整的 VHDL 程序通常包含实体(Entity)、结构体(Architecture)、配置(configuration)、程序包(package )和库(Library )5 个部分 4。2.3.1 VHDL 语言的标识符VHDL 文字主要包括数值

19、和标识符。VHDL 的标识符是最常用的操作符，可以是常数、变量、端口、信号、子程序以及参数的名字。标识符分为扩展标识符与短标识符。短标识符遵循以下规则：必须以 26 个英文字母开头；字母可以是大写、小写、数字包括 0-9 和下划线；下划线前后都必须有英文字母或数字。2.3.2 VHDL 语言的客体在 VHDL 语言中，凡是可以赋予一个值的对象叫客体。 VHDL 语言客体包含有专门的数据类型，主要有 4 个类别：常量、信号、变量以及文件。常量：常量是设计者给实体名赋予的固定值，其中的值在运行中不改变。通常，常量赋值应该在程序开始就进行说明，数据类型在实体说明语句中指明。信号：信号通常是在构造体、程序包以及实体的说明中使用，用来进行进程中的通信，它是个全局变量。信号是电子电路内部硬件实体相互连接的抽象表示。变量：变量只在进程语句、函数语句、过程语句的结构中使用，变量的赋值立即生效，不产生赋值延时，是一个局部量。文件：是传输大量数据的客体，包含一些专门数据类型的数值。在仿真测试时，输入的激烈数据与仿真结果的输出都需要用文件来进行 4。