计算机组成原理期末典型例题及答案.doc

1、计算机组成原理期末典型例题1.CPU 结构如图 1 所示，其中有一个累加寄存器 AC，一个状态条件寄存器，各部分之间的连线表示数据通路，箭头表示信息传送方向。1) 标明图中四个寄存器的名称。2) 简述指令从主存取到控制器的数据通路。3) 简述数据在运算器和主存之间进行存 / 取访问的数据通路。图 1解：1) a 为数据缓冲寄存器 DR ，b 为指令寄存器 IR ，c 为主存地址寄存器，d为程序计数器 PC。2) 主存 M 缓冲寄存器 DR 指令寄存器 IR 操作控制器。3) 存贮器读 ：M 缓冲寄存器 DR ALU AC4) 存贮器写 ：AC 缓冲寄存器 DR M2. 某机器中，配有一个 RO

2、M 芯片，地址空间 0000H3FFFH。现在再用几个16K8 的芯片构成一个 32K8 的 RAM 区域，使其地址空间为 8000HFFFFH。假设此 RAM 芯片有/CS 和/WE 信号控制端。CPU 地址总线为 A15A0,数据总线为D7D0,控制信号为 R/W，MREQ(存储器请求)，当且仅当 MREQ 和 R/W 同时有效时，CPU 才能对有存储器进行读(或写)。1) 满足已知条件的存储器，画出地址码方案。2) 画出此 CPU 与上述 ROM 芯片和 RAM 芯片的连接图。解：存储器地址空间分布如图 1 所示，分三组，每组 16K8 位。由此可得存储器方案要点如下：1) 用两片 16

3、K*8 RAM 芯片位进行串联连接，构成 32K*8 的 RAM 区域。片内地址 ：A0 A13 ，片选地址为：A14A15；2) 译码使用 2 ：4 译码器；3) 用 /MREQ 作为 2 ： 4 译码器使能控制端，该信号低电平（有效）时，译码器工作。4) CPU 的 R / /W 信 号与 RAM 的/WE 端连接，当 R / W = 1 时存储器执行读操作， 当 R / W = 0 时，存储器执行写操作。如图 1图 1CPU 与芯片连接如图 2：图 23. 某机器中，已知配有一个地址空间为(00001FFF) 16的 ROM 区域，现在用一个 SRAM 芯片（8K8 位）形成一个 16K

4、16 位的 ROM 区域，起始地址为（2000） 16 。假设 SRAM 芯片有/CS 和/WE 控制端，CPU 地址总线 A15A0 ，数据总线为 D15D0 ，控制信号为 R / /W（读 / 写） ，/MREQ（当存储器读或写时，该信号指示地址总线上的地址是有效的） 。要求：1) 满足已知条件的存储器，画出地址码方案。2) 画出 ROM 与 RAM 同 CPU 连接图。解 ：存储器地址空间分布如图 1 所示，分三组，每组 8K16 位。由此可得存储器方案要点如下：1) 组内地址 ：A12 A0 （A0 为低位） ；2) 组号译码使用 2 ：4 译码器；3) RAM1 ，RAM 2 各用两

5、片 SRAM 芯片位进行并联连接，其中一片组成高 8 位，另一片组成低 8 位。4) 用 /MREQ 作为 2 ： 4 译码器使能控制端，该信号低电平（有效）时，译码器工作。5) CPU 的 R / /W 信 号与 SRAM 的/WE 端连接，当 R / W = 1 时存储器执行读操作， 当 R / W = 0 时，存储器执行写操作。如图 2图 1 图 24. 参见下图数据通路，画出数据指令“STA R1,(R2)”的指令周期流程图，其含义是将寄存器 R1 的内容传送至（R2）为地址的存贮单元中。标出各微操作信号序列。解：5. 用 16K1 位的动态 RAM 芯片构成 64K8 位的存储器，要

6、求：(1)画出该存储器组成的逻辑框图(2)设存储器的读写周期均为 0.5s，CPU 在 1s 内至少要访问内存一次。试问采用那种刷新方式比较合理？两次刷新的最大时间间隔是多少？对全部存储单元刷新一遍所需的实际刷新时间是多少？解：（1）根据题意，存储器总容量为 64KB，故地址线总需 16 位。现使用 16K1位的 DRAM 芯片，共需 32 片。芯片本身地址线占 14 位，所以采用位并联与地址串联相结合的方法来组成整个存储器 ，其组成逻辑框图如图所示，其中使用一片 2：4 译码器(2) 根据已知条件，CPU 在 1s 内至少需要访存一次，所以整个存储器的平均读/写周期与单个存储器片的读/写周期

7、相差不多，应采用异步式刷新方式比较合理。DRAM 存储器来讲，两次刷新的最大时间间隔是 2ms.DRAM 芯片读/写周期为 0.5s。假定 16K1 位的 RAM 芯片由 128128 矩阵存储元构成，刷新时只对 128 行进行异步式刷新，则刷新间隔为 2ms/128 =15.6s，可取刷新信号周期为 15s .6.某 16 位机运算器框图如图所示，其中 ALU 为加法器，SA,SB 为锁存器，4 个通用寄存器的读/写控制符号如下表所示：1) 请设计微指令格式（具体考虑控制字段，顺序控制字段只画框图）2) “ADD R0,R1”指令完成（R0） + (R1) R1 的操作，画出微程序流程图.解

8、：(1)微指令格式如下：1 2 位 1 2 位 1 1 1 1 1 1 R RA0RA1 W WA0WA1 LDSA LDSB LSB LSB reset I P 字段 下址字段其中 LDSA,LDSB 为锁存器打入信号， /CLR 为 SB 清零信号；LSB 为 SB 送原码控制信号， /LSB 为 SB 送反码控制信号； I 为公共微程序信号(2)流程图如图:7. 某计算机的数据通路如图所示，其中 M主存， MBR主存数据寄存器， MAR主存地址寄存器， R0-R3通用寄存器， IR指令寄存器， PC程序计数器（具有自增能力） ， C、D暂存器， ALU算术逻辑单元（此处做加法器看待） ，

9、 移位器左移、右移、直通传送。所有双向箭头表示信息可以双向传送。请按数据通路图画出“ADD（R1） ， （R2）+”指令的指令周期流程图。该指令的含义是两个数进行求和操作。其中源操作地址在寄存器 R1 中，目的操作数寻址方式为自增型寄存器间接寻址（先取地址后加 1） 。解：“ADD （R1） ， （R2）+”指令是 SS 型指令，两个操作数均在主存中。其中源操作数地址在 R1 中，所以是 R1 间接寻址。目的操作数地址在 R2 中，由 R2间接寻址，但 R2 的内容在取出操作数以后要加 1 进行修改。指令周期流程图如图8. 下图所示的处理机逻辑框图中，有两条独立的总线和两个独立的存贮器。已知指

10、令存贮器 IM 最大容量为 16384 字（字长 18 位） ，数据存贮器 DM 最大容量是 65536 字（字长 16 位） 。设处理机指令格式为：17 10 9 0OP X加法指令可写为“ADD X(Ri)” 。其功能是（AC0） + （Ri）+ X）AC1，其中（Ri）+ X）部分通过寻址方式指向数据存贮器，现取 Ri 为 R1。（1） 请写出下列各寄存器的位数：程序计数器 PC； 指令寄存器 IR；累加寄存器 AC0 和 AC1；通用寄存器 R0R3；指令存储器的地址寄存器 IAR；指令存储器的数据缓冲寄存器 IDR；数据存储器的地址寄存器 DAR；数据存储器的数据缓冲寄存器 DDR。（2） 试画出 ADD 指令从取指令开始到执行结束的指令周期流程图。解：（1） PC=14 位 IR=18 位 AC0=AC1=16 位 R0R3=16 位 IAR=14 位 IDR=18 位 DAR=16 位 DDR=16 位（2） 加法指令“ADD X（Ri） ”是一条隐含指令，其中一个操作数来自 AC0，另一个操作数在数据存贮器中，地址由通用寄存器的内容（Ri）加上指令格式中的 X 量值决定，可认为这是一种变址寻址。指令周期流程图如图 3。