EDA试卷复习14-15.doc

1、EDA 技术与项目训练选择题及答案选择1. 一个项目的输入输出端口是定义在 A 。 A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 2. 描述项目具有逻辑功能的是 B 。 A. 实体 B. 结构体 C. 配置 D. 进程 3. 关键字 ARCHITECTURE 定义的是 A 。A. 结构体 B. 进程 C. 实体 D. 配置 4. MAXPLUSII 中编译 VHDL 源程序时要求 C 。A.文件名和实体可不同名 B.文件名和实体名无关 C. 文件名和实体名要相同 D. 不确定 5. 1987 标准的 VHDL 语言对大小写是 D 。 A. 敏感的 B. 只能用小写 C. 只能用大

2、写 D. 不敏感 6. 关于 1987 标准的 VHDL 语言中，标识符描述正确的是 A 。 A. 必须以英文字母开头 B.可以使用汉字开头 C.可以使用数字开头 D.任何字符都可以 7. 关于 1987 标准的 VHDL 语言中，标识符描述正确的是 B 。 A. 下划线可以连用 B. 下划线不能连用 C. 不能使用下划线 D. 可以使用任何字符 8. 符合 1987VHDL 标准的标识符是 A 。 A. A_2 B. A+2 C. 2A D. 229. 符合 1987VHDL 标准的标识符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a 10. 不符合 1987VHD

3、L 标准的标识符是 C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 11. 不符合 1987VHDL 标准的标识符是 D 。 A. a2b2 B. a1b1 C. ad12 D. %50 12. VHDL 语言中变量定义的位置是 D 。 A. 实体中中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置 13. VHDL 语言中信号定义的位置是 D 。 A. 实体中任何位置 B. 实体中特定位置 C. 结构体中任何位置 D. 结构体中特定位置14. 变量是局部量可以写在 B 。 A. 实体中 B. 进程中 C. 线粒体 D. 种子体中

4、15. 变量和信号的描述正确的是 A 。 A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00101101” C. “11011001” D. “00101100” 45. VHDL 文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaration must have ； ，but found begin instead. 其错误原因是 A 。A. 信号声明缺少分

5、号。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。46. VHDL 文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: choice value length must match selector expression value length 其错误原因是 A 。A. 表达式宽度不匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。47. MAX+PLUSII 的设计文件不能直接保存在 B 。 A 硬盘 B. 根目录 C

6、. 文件夹 D. 工程目录 48. MAXPLUSII 是哪个公司的软件 A 。 A. ALTERA B. ATMEL C. LATTICE D. XILINX 49. MAXPLUSII 不支持的输入方式是 D 。 A. 文本输入 B. 原理图输入 C. 波形输入 D. 矢量输入 50. MAXPLUSII 中原理图的后缀是 B 。 A. DOC B. GDF C. BMP D. JIF 51. 在一个 VHDL 设计中 Idata 是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误的。 D 。 A.idata set project to current

7、 file B. assignpin/location chipC. nodeenter node from SNF D. filecreate default symbol61. 在 EDA 工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为 D 。 A.仿真器 B.综合器 C.适配器 D.下载器62. VHDL 文本编辑中编译时出现如下的报错信息Error: Cant open VHDL “WORK” 其错误原因是 B 。A. 错将设计文件的后缀写成.tdf，而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词

8、。63. 在 VHDL 的 CASE 语句中，条件句中的“=”不是操作符号，它只相当与 B 作用。A. IF B. THEN C. AND D. OR64. 下面哪一条命令是 MAXPLUSII 软件中引脚锁定的命令 C 。A fileset project to current file Bnodeenter node from SNFC assignpin/location chip D filecreate default symbol65. 下列关于信号的说法不正确的是 C 。A . 信号相当于器件内部的一个数据暂存节点。B. 信号的端口模式不必定义，它的数据既可以流进，也可以流出。C

9、. 在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。D. 信号在整个结构体内的任何地方都能适用。66. 下面哪一个可以用作 VHDL 中的合法的实体名 D 。A. OR B. VARIABLE C. SIGNAL D. OUT167. VHDL 文本编辑中编译时出现如下的报错信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax error 其错误原因是 A 。A. 错将设计文件的后缀写成.tdf 而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。D. 程序中缺少关键词。68. 下列

10、关于变量的说法正确的是 A 。A. 变量是一个局部量，它只能在进程和子程序中使用。B. 变量的赋值不是立即发生的，它需要有一个 延时。C. 在进程的敏感信号表中，既可以使用信号，也可以使用变量。D. 变量赋值的一般表达式为：目标变量名NULL；语句。C. CASE 语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现 。D. CASE 语句执行必须选中，且只能选中所列条件语句中的一条。70. VHDL 中,为目标变量赋值符号是 D 。A. =: B. = C. 79.在 VHDL 中，含 WAIT 语句的进程 PROCESS 的括弧中 B 再加敏感信号，否则则是非法的。A. 可以

11、B.不能 C. 必须 D. 有时可以80.在 MAX+PLUSII 集成环境下为图形文件产生一个元件符号的主要作用是 D 。A. 综合 B. 编译 C. 仿真 D.被高层次电路设计调用81.在 MAX+PLUSII 工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为 。A. 编辑 B. 编译 C. 综合 D. 编程82. VHDL 文本编辑中编译时出现如下的报错信息Error: VHDL Design File “mux21” must contain an entity of the same name其错误原因

12、是 C 。A. 错将设计文件的后缀写成.tdf 而非.vhd 。B. 错将设计文件存入了根目录，并将其设定成工程。 C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。83. 执行下列语句后 Q 的值等于 D 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E0, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00110100” C. “11011001” D. “0010

13、1100” 84. 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， 是错误的。A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件； B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关；85. 关于 VHDL 中的数字，请找出以下数字中数值最小的一个： A. 2#1111_1110# B. 8#276

14、# C. 10#170# D. 16#E#E186. 以下对于进程 PROCESS 的说法，正确的是： C 。A. 进程之间可以通过变量进行通信 B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句 D.一个进程可以同时描述多个时钟信号的同步时序逻辑87. 进程中的信号赋值语句，其信号更新是 。A.按顺序完成； B.比变量更快完成；C.在进程的最后完成； D.以上都不对。88关于 VHDL 中的数字，请找出以下数字中最大的一个： 。A2#1111_1110# B.8#276# C. 0#170# D.6#E#E189VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）

15、包括实体与结构体两部分，结构体描述 。A器件外部特性； B器件的内部功能；C器件的综合约束；C 器件外部特性与内部功能。90下列标识符中， B 是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D. signal91在 VHDL 中，IF 语句中至少应有 1 个条件句，条件句必须由 表达式构成。A. BIT B. STD_LOGIC C. BOOLEAN D. INTEGER92. 在 VHDL 中 D 不能将信息带出对它定义的当前设计单元。A. 信号 B. 常量 C. 数据 D. 变量93.在 VHDL 中，为定义的信号赋初值，应该使用_D_ 符号。A. =：

16、 B. = C. := D. 1, 4=1, OTHERS=0);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4); A “11011011” B. “00110100” C. “11011001” D. “00101100” 96. 在 VHDL 的 IEEE 标准库中，预定义的标准逻辑位 STD_LOGIC 的数据类型中是用 表示的。 A 小写字母和数字 B. 大写字母数字 C.大或小写字母和数字 D. 全部是数字 97. 执行 MAX+PLUSII 的 A 命令，可以为设计电路建立一个元件符号。A create default symbol B. s

17、imulator C. compiler D. timing analyzer 98. 在 VHDL 中，条件信号赋值语句 WHEN_ELSE 属于 语句。A 并行和顺序 B. 顺序 C. 并行 D. 不存在的 99. 在 VHDL 的 IEEE 标准库中，预定义的标准逻辑数据 STD_LOGIC 有 C 种逻辑值。A 2 B. 3 C. 9 D. 8 100.一个能为 VHDL 综合器接受，并能作为一个独立的设计单元的完整的 VHDL 程序成为 。A 设计输入 B. 设计输出 C. 设计实体 D. 设计结构 一、填空题(本大题共 10 小题，每空 1 分，共 20 分) 1一般把 EDA 技

18、术的发展分为 MOS 时代、MOS 时代和 ASIC 三个阶段。2EDA 设计流程包括 设计输入、设计实现、实际设计检验和 下载编程四个步骤。3EDA 设计输入主要包括图形输入、HDL 文本输入和状态机输入。4时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为功能仿真。 5VHDL 的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。6图形文件设计结束后一定要通过仿真，检查设计文件是否正确。7以 EDA 方式设计实现的电路设计文件，最终可以编程下到 FPGA 和 CPLD 芯片中，完成硬件设计和验证。8MAX+PLUS 的文本文件类型是（

19、后缀名）.VHD。9在 PC 上利用 VHDL 进行项目设计，不允许在根目录下进行，必须在根目录为设计建立一个工程目录。10VHDL 源程序的文件名应与实体名相同，否则无法通过编译。二、选择题：(本大题共 5 小题，每小题 3 分，共 15 分)。11 在 EDA 工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器 B.综合器 C.适配器 D.下载器12 在执行 MAX+PLUS的（d ）命令，可以精确分析设计电路输入与输出波形间的延时量。A .Create default symbol B. Simulator C. Compiler D.Timing Analyzer13VH

20、DL 常用的库是（A ）A. IEEE B.STD C. WORK D. PACKAGE14下面既是并行语句又是串行语句的是（ C ）A.变量赋值 B.信号赋值 C.PROCESS 语句 D.WHENELSE 语句15在 VHDL 中，用语句（D ）表示 clock 的下降沿。A. clockEVENT B. clockEVENT AND clock=1 C. clock=0信号与变量的区别：信号赋值语句在进程外作为并行语句，并发执行，与语句所处的位置无关。变赋值语句在进程内或子程序内作为顺序语句，按顺序执行，与语句所处的位置有关。信号赋值符号为 =，变量赋值符号位 := 。信号赋值符号用于信

21、号赋值动作，不立即生效，变量赋值符号用于变量赋值动作，立即生效。1、 FPGA 结构一般分为三部分：可编程逻辑块（CLB） 、可编程 I/O 模块和可编程内部连线。2、 CPLD 的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定 ；FPGA的内部连线为分段式布线互连结构，各功能单元间的延时不定(不可预测)。3、 大规模可编程器件主要有 CPLD 和 FPGA 两类，其中 CPLD 通过可编程乘积项逻辑实现其逻辑功能。 基于 SRAM 的 FPGA 器件，每次上电后必须进行一次配置。FPGA 内部阵列的配置一般采用在电路可重构技术，编程数据保存在静态存储器(SRAM) ，掉电

22、易失。4、 目前世界上有十几家生产 CPLD/FPGA 的公司，最大的两家是：Altera，Xilinx。5、 硬件描述语言(HDL)是 EDA 技术的重要组成部分，是电子系统硬件行为描述、结构描述、数据流描述的语言，它的种类很多，如 VHDL、Verilog HDL、AHDL6、 WHEN_ELSE 条件信号赋值语句 和 IF_ELSE 顺序语句的异同：* WHEN_ELSE 条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。* IF_ELSE 顺序语句中有分号；是顺序语句，必须放在进程中7、 可编程逻辑器件设计输入有原理图输入、硬件描述语言输入和波形输入

23、三种方式。原理图输入方式是一种最直接的设计描述方式，波形设计输入适用于时序逻辑和有重复性的逻辑函数。硬件描述语言的突出优点是：* 语言与工艺的无关性；语言的公开可利用性，便于实现大规模系统的设计；* 具有很强逻辑描述和仿真功能，而且输入效率高，在不同设计输入库之间的转换非常方便，用不着对底层的电路和 PLD 结构的熟悉。 8、 用 VHDL/Veilog HDL 语言开发可编程逻辑电路的完整流程：文本编辑功能仿真逻辑综合布局布线时序仿真。*所谓综合，就是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，将设计输入转换成满足要求的电路设计方案，该方案必须同时满足与其的功能和约束条

24、件。综合的过程也是设计目标的优化过程，其目的是将多个模块化设计文件合并为一个网表文件，供布局布线使用，网表中包含了目标器件中的逻辑单元和互连的信息。*布局布线就是根据设计者指定的约束条件(如面积、延时、时钟等)、目标器件的结构资源和工艺特性，以最优的方式对逻辑元件布局，并准确地实现元件间的互连，完成实现方案(网表)到使实际目标器件(FPGA 或 CPLD)的变换。9、 基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图/HDL 文本输入功能仿真综合适配时序仿真编程下载硬件测试。* 综合是 EDA 设计的关键步骤，综合就是将电路的高级语言转换成低级的，可与 FPGA/CPLD相映射

25、的功能网表文件。为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。10、构成一个完整的 VHDL 语言程序的五个基本结构：实体(ENTITY)、 结构体(ARCHITECURE)、 配置(CONFIGURATION) 、 库(LIBRARY) 、 程序包 (PACKAGE) 。*实体的由实体说明和结构体两部分组成。实体说明部分用于描述所设计系统的外部端口信号和参数的属性和设置，而结构体部分则定义了设计单元的具体功能、行为、数据流程或内部结构。*结构体的三种描述方式，即行为级描述、数据流级描述和结构级描述。*结构体通常由结构体名称、定义语句和并行处理语句构成。*程序包用于存放

26、各设计模块能共享的数据类型、常数、子程序等。*库用于存放已编译的实体、结构体、程序包和配置，可以通过其目录进行查询和调用。在VHDL 语言中，可以存在多个不同的库，但是库与库之间是独立的，不能互相嵌套。它可由用户生成或由 ASIC 芯片制造商提供，以便于在设计中为大家所共享。 *库用于存放已编译的实体、结构体、程序包和配置，可以通过其目录进行查询和调用。在VHDL 语言中，可以存在多个不同的库，但是库与库之间是独立的，不能互相嵌套。它可由用户生成或由 ASIC 芯片制造商提供，以便于在设计中为大家所共享。 常用库：(1)IEEE 库：IEEE 库主要包括 std_logic_1164、nume

27、ric_bit、numeric_std 等程序包，还有一些程序包非 IEEE 标准，但并入 IEEE 库，如std_logic_arich、std_logic_unsigned、std_logic_signed。使用 IEEE 程序包，必须声明。(2) std 库：包含 standard textio 程序包。Std 库符合 IEEE 标准，应用中不必声明。(3) work 库： 用户的 VHDL 设计先行工作库。(4) vital 库：包含时序程序包 vital_timing 和 vital_primitives。设计开发过程通常不用，每个设计实体都必须有各自完整的库说明语句和 use 语句

28、。Use 语句的使用将使说明的程序包对本设计实体部分全部开放，即是可视的。11、VHDL 的数据对象包括常量(constant)、 变量(varuable) 和 信号(signal) ，它们是用来存放各种类型数据的容器。12、在 VHDL 的端口声明语句中，端口方向包括 in 、out 、buffer 、inout、linkage 。“BUFFER”为缓冲端口，与 OUT 类似，只是缓冲端口允许实体内部使用该端口信号，它可以用于输出，也可以用于端口信号的反馈。当一个结构体用“BUFFER”说明输出端口时，与其连接的另一个结构体的端口也要用 BUFFER 说明。以“LINKAGE”定义的端口不指

29、定方向，无论哪个方向的信号都可以连接。 13、VHDL 的 PROCESS（进程）语句是由顺序语句 组成的，但其本身却是并行语句 。14、VHDL 的子程序有 过程(PROCEDURE) 和 函数(FUNCTION) 两种类型,具有可重载性特点。15、图形文件的扩展名是 .bdf ；矢量波形文件的扩展名是 .vwf ；使用 VHDL 语言，文本设计文件的扩展名是 .vhd ；自建元件图形符号文件的扩展名.bsf；资源分配说明文件扩展名.qsf，用文本打开它可以修改引脚编号；逻辑综合会生成edf 文件；双击.qpf 文件可启动QuartusII 并打开已有工程。16、图形编辑中模块间的连线有三种

30、形式： 节点线 、总线和管道线 17、Quartus 编译器编译 FPGA 工程最终生产两种不同用途的文件，它们分别是.sof 和.pof。sof 是SRAM Object File，下载到 FPGA 中，断电丢失。pof 是 Programmer Object File，下载到配置芯片中，上电重新配置 FPGA。18、FPGA 过程中的仿真有三种：行为仿真、逻辑仿真、时序仿真。19、IP 核在 EDA 技术和开发中占有很重要地位，提供 VHDL 硬件描述语言功能块，但不涉及实现该功能模块的具体电路的 IP 核为软件 IP。1 基于 VHDL 设计的仿真包括有门级时序仿真、行为仿真、功能仿真和

31、前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：（D）A B. C D2 执行 Quartus II 的( B )命令，可以检查设计电路错误。A Create Default Symbol B Compiler-编译 C Simulator -时序仿真 D Timing Analyzer -时序分析3. 在设计输入完成后，应立即对设计文件进行（ C ）。A 编辑 B 编译 C 功能仿真 D 时序仿真4. 在 VHDL 中用（ C ）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。A 输入 B 输出 C 综合 D 配置5 电子系统设计优化，主要考虑提

32、高资源利用率减少功耗（即面积优化）及提高运行速度(即速度优化)，下列方法( A )不属于面积优化。A 流水线设计 B 资源共享 C 逻辑优化 D 串行化6 不完整地 IF 语句，其综合结果可实现（ ） A 时序逻辑电路 B 组合逻辑电路 C 双向电路 D 三态控制电路7 下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的（ ）。A. 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B. 原理图输入设计方法一般是一种自底向上的设计方法；C. 原理图输入设计方法无法对电路进行功能描述； D. 原理图输入设计方法也可进行层次化设计。8 在 VHDL 语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是（C）A. PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B. 敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C. 进程由说明部分、结构体部分、和敏感信号三部分组成；D. 当前进程中声明的变量不可用于其他进程9 IP 核在 EDA 技术和开发中占有很重要的地位，提供 VHDL 硬件描述语言功能块，但不涉及实现该功能模块的具体电路的 IP 核为( C )