毕业论文——低功率21 MUX桶式移位器.doc

1、 低功率 2:1 MUX 桶式移位器 摘要 基于能量回收的绝热开关技术可以降低电路和逻辑电平的功耗，是创新的解决方案之一。许多研究人员采取了加法器作为基准电路，但绝热的优点只能用在大数字电路中。在处理器的设计中，桶式移位器是重要的一环，并没有花太多功夫降低它的功耗。因为桶式移位器需要 nlog2n MUX 来做 n 位转换 ,所以设计 MUX 为低功率，作为桶式移位器中一个重要的模块，这将大大降低仿真时间。本文比较了基于 CMOS的传统绝热设计，它们都使用了以元件为基础的设计方法，并在 Cadence 中采用 180纳 米工艺。这项研究成果将为完成超低功耗 MUX 桶式移位器的设计提供方向。

2、关键 Words-绝热，能量回收， PAL， CAL， IPGL。 1.简介 桶式移位器是一个重要的浮点运算块 ,通过 n位转换数据。桶形移位器的设计几乎对称并且可以使用重复的组合逻辑块来完成。如果每个多路复用块在能量耗散方面得到优化，那么 2： 1的多路复用器可以有效地用于设计 n位桶式移位器。桶形移位器的整体仿真时间减少 log2 n 的一个因素，是因为只用一个模拟多路复用器就足够估计整个能量的耗散和延时。这篇论文表明 ,如果桶式移位器的基础构造 MUX 采用绝热技术设计则可以降低桶式移位器整体的能量耗散。动态功耗是由于负载电容器在充放电过程中，输出在开关状态，最高达到了 70%，同时静态

3、功耗最低，只有 10%。剩下的总功耗是由于短路电流引起的。 对于传统 CMOS 电路来说，负载电容 CL 的充放电可以用图 1 表示。可以看到负载电容器 CL中，充电过程是由 VDD 端通过 F 端流向它，而放电过程是通过 F端接地。在充电过程中，（ 1/2） CLVDD 的能量在输出电路中丢失，而在放电过程中（ 1/2） CLVDD的能量（这是存储在电容器里）输出到地面。因此在一个充电和放电的 循环中、能量 CLVDD2 是消散的。如果输出开关工作于频率 f，开关在动作，那么动态功耗由下式给出， 电源上动态功率耗散的二次从属关系，提供了一个有吸引力的解决方案。通过S2 与电源电压缩放因子 S

4、，来降低消耗。 图 1.传统 CMOS 不幸的是 ,当电源电压降低时 ,电路延迟成倍增加。这可以看出，电源延时器对电压进行了优化，约等于 2 vt。这限制了最小电压为 2VT。 1一旦电源接通，将逐步减少电容值和工作电压。 在传统 CMOS 逻辑电路中，如果放电期间流到地面的能量能够重新输给电源，那么将会节约大量的能源。如果回收的电能来自电源本身，逻辑电路中的能量效率还可以提高。绝热逻辑设计方法提供了这种可能性。 2.绝热开关 一个典型的绝热开关电路如图 2a 所示。负载电容由恒定电流源供电，对应一个线性电压斜坡信号。传统的 CMOS 电路和绝热电路之间有明显的区别，在绝热电路中，恒流源为负载

5、电容充电，在传统的 CMOS 电路中，恒压源为负载电容充 电。如图所示，令 R为电路中的上拉电阻。 a.绝热开关 b.电流 图 2.绝热开关 当 t = 0 到 t = T，通过下式可以发现电阻 R中的能量耗散有如下规律： 从这个等式可以看出： 1.如果充电时间大于 2RC，电阻上消耗的功率将小于传统的 CMOS 电路中消耗的功率。 2.电阻消耗的能量与 T成反比，这意味着可通过增加充电时间减少能量消耗。 3.电阻消耗的能量与 R成正比，与此形成鲜明对比的是，传统 CMOS 电路中消耗的能量取决于负载电容和电压波动。 4.随着充电电阻减小 ,能 量耗散减少。 图 2b 标明了绝热电路中电流的方

6、向。上拉电路驱动绝热门输出，而下拉电路驱动节点输出。绝热电路充电时，输出电容放电。在周期结束时，能量流回到电源。这个电路的重要组成部分是脉冲增压电源而不是传统逻辑电路中的直流电源。 另外，在电容的充放电过程中，电源的输出一直变化时，可以用步进式稳压电源代替电源接线端钮。它消耗的能量正比于充电过程中的平均电压降 ,可以解释从逻辑 0到逻辑 1 的变化。 实验结果表明，当逆变器由恒压源充电时，消耗的能量达到 9.17 X10-13，而当电压依次应用在这三个步骤 上，消耗的能量仅为 9.69 X10-173。 3.绝热逻辑的实现 3.1 绝热放大器的设计 William Athas 等人使用带有两个

7、 CMOS 传输门和 NMOS 压板的绝热放大器证明了绝热的基本原理 4。图 3展示了绝热放大器和双电极输入输出端。 图 3a.绝热放大器 图 3b.能量回收原理 右窗格图 3b 中的能量耗散波形演示了每个周期中输入端能量恢复的情况。 3.2 基于绝热逻辑技术设计 2:1 MUX 建立桶式移位器有许多方法，例如基于 MUX 结构的数据转换技术，基于data-reversal 结构的掩 码技术，基于 MUX 结构的二进制补码技术。研究表明，在相同条件下，基于 MUX 结构的数据转换桶式移位器，只需要更小的面积却能提供更短的延迟。 5因此，如果绝热多路复用器用于设计桶形移位器，它的耗能也能降到最低

8、。绝热技术用于减少 2： 1MUX 的功耗，因此选择了 3 种绝热逻辑方案， CMOS（绝热 )逻辑 (CAL)7,晶体管绝热逻辑 (PAL)8和改进型晶体管逻辑门电路 (IPGL)9。该设计采用了 180 纳米工艺，它在功能上模拟了 Cadence 工具并将仿真结果与传统的 CMOS 2:1 MUX 进行比较。 4.结果和分析 所有的设计都经过严格的测试，并且研究了 Vdd，工作频率（即选择信号的频率）以及负载电容上的能量消耗对它的影响。图 4a 标明了 Vdd 对能源消耗的影响。 PAL只消耗最少的能量而 IPGL 要消耗最多的能量。在 IPGL 中，正因为该电路使用了更多的晶体管，非绝热

9、能量损失就变得至关重要。在 CMOS MUX 中的耗能几乎和 CAL 相同，是 PAL 的三倍。 图 4.能量耗散 图 4b 表明信号频率的选择和能量消耗的多少密切相关。相比较于 CAL， IPGL 和PAL MUX 只消耗 非常少的能量。这是因为 CAL 采用正弦电源而 IPGL 与 PAL 使用的是斜波电源。 CMOS 中的能耗最高的，约为 PAL 和 CAL 的三到五倍，是 IPGL 的 40 倍。图 4c 表明了能量消耗对负载电容的影响。在 CMOS MUX 中，负载电容是 11.52fF，相比较于 CMOS， PAL 和 PAL 只消散非常少的能量，降低了 30%到 90%的能量消耗

10、。 图 5a 和 5b 描述了信号频率的选择和负载电容的延迟对电路的影响。相比较于CMOS 电路，所有的绝热逻辑电路都提供了更好的延迟效果，但在更高的频率上 CAL的延迟效果与 CMOS 是相差不多的。在 60MHz 频率上，绝热电路的延迟效果约为 CMOS电路延迟效果的 20到 30 倍。负载电容上的延迟效果表明， CMOS 更好用并且 PAL 拥有比 CAL 和 IPGL 更低的延迟。 每个逻辑电路所占用的区域示于图 6。 图 5. 测量延迟效果 图 6. 根据晶体管划分区域 5.结论 随着能量回收绝热开关的使用，电路中的能量得以保存下来，而不是作为热量耗散。这取决于系统应用和需求，在一定

11、条件下也可以使用这种方法来设计超低功耗电路。这些条件显然受到频率、设备大小和硅用量的约束。 使用此处发布的低延时技术 ，桶式移位器的设计可以优化为低功耗。再为给定的数据频率选择特定逻辑模式并且重复使用它，那么将会大大减少仿真时间。在桶式移位器中使用个数为 nlog2n 的 MUX，那么所有的三个参数面积，功率和延迟时间都可以缩放相同的量。对于单个的 MUX，寄生参数可以计算测量。因此，如果用绝热多路复用器来设计桶形移位器，能量消耗也会减小。 当 VDD =1.2V，信号频率高于 50MHz，负载电容大于 11.52 fF 时， PAL 的原理提供了最佳解决方案，因为它的产品能量延迟是最低的。上

12、述结果表明，总能量的耗散和延时将是它价值的 nlog2n倍。 6.参考文献 1Jan Rabey, Massoud Pedram. Low Power Design Methodologies: 5-7. Kluwer Academic Publishers, 5th edition 2002. 2Michael Frank. Energy-Power Basics. Lecture notes,University of Florida. 3 P D Khandekar, S Subbaraman, Manish Patil, “ Optimising 2:1 MUX for Low Pow

13、er Using Adiabatic Logic” International Conference on VLSI Design ICVLSI08,VEC, Chennai, 14-16 Feb 2008, pp 145-150. 4 William Athas et al, “ Low-Power Digital Systems Based on Adiabatic-Switching Principles ” , IEEE Transactions on VLSI Systems, Vol 2, no 4, pp398-407, December 1994. 5 Mathew Pillm

14、eier, Michael Schulte and E George Walters II, Design Alternatives for Barrel Shifter. 6P D Khandekar, S Subbaraman, Manish Patil, “ Low Power Digital Design Using Energy-Recovery Adiabatic Logic,” International Journal of Engineering Research and Industrial Applications, accepted for publication. L

15、etter no IJERIA/Eng./V150 dt 01/28/2008 7 Dragan Maksimovic, Vojin G. Oklobdzija, Borivoje Nikolic, and K Wayne Current, “ Clocked CMOS Adiabatic Logic With Integrated Single-Phase Power-Clock Supply” , IEEE Transactions on VLSI Systems, Vol8, no 4, pp460-464, August 2000. 8Vojin G Oklobdzija, “ Pass-Transistor Adiabatic Logic Using Single Power-Clock Supply” , In IEEE Transactions on Circuits and Systems II, Vol. 44, No.10, October 1997. 9 Laszlo Varga, Ferenc Kovacs, Gabor Hosszu, “ An Improved Pass-Gate Adiabatic Logic ” , IEEE, 0-7803-6741-3/901, 2001, pp 208-211.