DDR3内存的PCB仿真与设计1概述当今计算机系统DDR3存储器技术已得到广泛应用，数据传输率一再被提升，现已高达1866Mbps。在这种高速总线条件下，要保证数据传输质量的可靠性和满足并行总线的时序要求，对设计实现提出了极大的挑战。本文主要使用了Cadence公司的时域分析工具对DDR3设计进行量化分析，介绍了影响信号完整性的主要因素对DDR3进行时序分析，通过分析结果进行改进及优化设计，提升信号质量使其可靠性和安全性大大提高。2 DDR3介绍DDR3内存与DDR2内存相似包含控制器和存储器2个部分，都采用源同步时序，即选通信号（时钟）不是独立的时钟源发送,而是由驱动芯片发送。它比DR2有更高的数据传输率，最高可达1866Mbps；DDR3还采用8位预取技术，明显提高了存储带宽;其工作电压为1.5V,保证相同频率下功耗更低。DDR3接口设计实现比较困难，它采取了特有的Fly-by拓扑结构，用“Writeleveling”技术来控制器件内部偏移时序等有效措施。虽然在保证设计实现和信号的完整性起到一定作用，但要实现高频率高带宽的存储系统还不全面，需要进行仿真分析才能保
