数字集成电路复习笔记.docx

1、数集 复习笔记 By 潇然 2018.6.29 名词解释专项 摩尔定律 ：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时 ：一个门的传播延时 tp 定义了它对输入端信号变化的响应有多快。它表示 一个信号通过一个门时所经历的延时 ， 定义为输入和输出波形的 50%翻转点之间的时间 。由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。tpLH定义为这个门的输出由低至高翻转的响应时间，而 tpHL则为输出由高至低翻转的响应时间。 传播延时 tp定义为这两个时间的 平均值 ： tp=(tpLH+tpHL)/2。 设计规则 ： 设计规则是 指导版图掩膜设计的对几何尺寸的一组

2、规定 。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。 定义设计规则的目的是为了能够很容易地 把一个电路概念转换成硅上的几何图形 。设计规则的作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应 ：对于长沟 MOS 管，载流子满足公式： = - (x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率是一个常数。然而在（水平方向） 电场强度很高 的情况下，载流子不再符合这一线性模型。当沿沟 道的电场达到某一临界值 c 时，载流子的速度将由于 散射效应 （即 载流子间的碰撞）而趋于饱和。 时钟抖动

3、：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合 ：逻辑综合的任务是 产生一个逻辑级模型的结构描述 。这一模型可以用许多不同的方式来说明，如 状态转移图 、状态图、 电路图 、 布尔表达式 、 真值表 或 HDL 描述。 噪声容限 ：为了使一个门的 稳定性较好 并且对 噪声干扰不敏感 ，应当使“ 0”和“ 1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限 NML和高电平噪声容限 NMH来度量的，它们分别 量化了合法的“ 0”和“ 1”的范围， 并确定了 噪声的最大固定阈值 ： NML =VIL - VOL NMH =VOH - V

4、IH 沟道长度调制 ：在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独立于在这两个端口上外加的电压。但事实上 导电沟道的有效长度由所加的VDS调制 ：增加 VDS将使漏结的 耗尽区加大 ，从而 缩短了有效沟道的长度 。 集肤效应：高频电流倾向于主要在导体的表面流动，其电流密度随进入导体的深度而呈指数下降。 开关阈值 ：电压传输特性 （ VTC）曲线 与直线 Vout=Vin的交点 。 有比逻辑 ：有比逻辑试图 减少 实现一个给定逻辑功能所需要的 晶体管数目 ，但它经常以 降低稳定性 和付出 额外功耗 为代价。在互补 CMOS 中， PUN（ Pull Up Network）

5、的目的是当 PDN 关断在 VDD 和输出之间提供一条有条件的通路。在有比逻辑中，整个PUN 被 一个无条件的负载器件所替代 ，它上拉输出以得到一个高电平输出。这样的门不是采用有源 的下拉和上拉网络的组合，而是由一个实现逻辑功能的 NMOS下拉网络和一个简单的负责器件组成。 时钟偏差 ：我们一直假设两相时钟 CLK_和 CLK 完全相反，或产生反相时钟信号的反相器的延时为 0。但事实上，由于布置两个时钟信号的 导线 会有 差别 ，或者 负载电容 可以因存储在所连接的锁存器中的数据不同而 变化 。这一影响称为时钟偏差。 流水线 ：流水线是一项提高资源利用率的技术，它增加了电路的数据处理量。我们

6、在逻辑块之间插入寄存器 ，这使得 一组输入数据的计算 分布在 几个时钟周期 中。这一计算过程以一种装配线的形式进行，因此得名流水线。 电压传输特性（ VTC） ：一个 逻辑门输出电压 和 输入电压 之间的关系。 信号摆幅（ Vsw）：最高输出电平 VOH与最低输出电平 VOL之差。 扇出 ： 连接到驱动门输出端 的 负载门的数目 。 扇入 ：一个门 输入的数目 。 MOS 晶体管的阈值电压： MOS 晶体管发生强反型时 VGS的值 。 体效应 ： MOS 晶体管的 源极 和 衬底 的 电压不相等 。 亚阈值 ：对于 NMOS 晶体管，当 VGS 低于阈值电压 时， MOS 晶体管已部分导通 ，

7、这一现象称为亚阈值。 闩锁效应：在 MOS 工艺内，同时存在的阱和衬底会形成寄生的 n-p-n-p 结构，这些类似闸流管的器件一旦激发即会导致 VDD和 VSS线短路，这通常会破坏芯片。 组合逻辑电路：在任何时刻电路输出与其当前输入信号间的关系服从某个布尔表达式，而不存在任何从输出返回到输入的连接。 时序逻辑电路 ：电路的输出不仅与当前的输入数据有关，而且也 与输入信号以前的值 有关。 电气努力 ：一个门的外部负载与输入电容之间的比。 逻辑努力 ： 对于给定的负载 ，一个 门 的 输入电容 和 与它具有相同输出电流 的 反相器 的 输入电容 的比值 建立时间 ：在 时钟翻转之前数据输入必须有效

8、 的时间。 保持时间：在时钟边沿之后 数据输入必须仍然有效 的时间。 寄存器 ： 边沿触发 的存储元件。 锁存器： 电平敏感 的器件。 触发器：由 交叉耦合 的 门 构成的任何 双稳态元件 。 3.2 二极管 二极管结电容 ， m 为梯度系数 3.3 MOS 晶体管 1. 优点：开关性能良好 寄生效应小 集成度高 制造工艺简单 寄生效应小 集成度高 2. 手工分析标准模型 手工分析时注意，一般 都默认为器件为短沟道，故在饱和区时 Vmin 通常取 VDSAT。 3. 开关模型 等效电阻 （过渡期间器件电阻的平均值） 关于等效电阻的性质 4. MOS 晶体管电容模型 覆盖电容（结构电容） ， x

9、d 为长度交叠部分， Co 取决于工艺 沟道电容 Leff 为有效栅长。在截止区时 CGB 独占沟道电容， VGSVT 后器件进入线性电阻区，此时反型层的产生使 CGB降为零，沟道电容由栅源与栅漏端平分； VDS足够大后，器件进入饱和区，源端产生三分之二总沟道电容，而漏区认为沟道电容为零。 扩散电容（结电容） 总结： 一般来说扩散电容的影响至多与栅电容相等，并常常更小些。所以栅电容起主导地位。 5. 寄生电阻 4.4 导线模型 1. RC 集总模型 2. Elmore 延时 RC 链 5.0 对逻辑门的基本要求 “再生”特性： 逻辑门的“再生”特性能使被干扰的信号能恢复到名义的逻辑电平 条件：

10、合法区的增益小于 1，过渡区的增益大于 1 5.2 静态 CMOS反相器概述 CMOS 电路的 特点 噪声容限大 逻辑电平与器件的相对尺寸无关（无比逻辑） 稳态时，输出具有有限电阻 输入电阻 极高 静态功耗小 5.3 CMOS 静态特性 1. 开关阈值 注意 VM 与 Wp 与 Wn 的比值成正比，但其实变化并不敏感， VM=0.5VDD时 Wp/Wn=3.5 2. 影响传输特性的因素 VDD 产生的增益 降低 VDD 产生的影响： a. 减少了能耗，但使门的延时增大 b. 一旦电源电压与本征电压（阈值电压）变得可比拟， dc 特性就会对于器件参数（如晶体管阈值）的变化越来越敏感 c. 减小 了信号摆幅，虽然帮助减少系统内部噪声，但对外部噪声源更敏感 工艺偏差 环境 5.4 CMOS 动态特性 1. 减小门传播延时的方法 保持小电容 增加晶体管尺寸 ， 注意 self-loading！ 增加 VDD， 注意热电子效应 ！ 2. 延时公式 注意等效扇出 f 的表达式，其为负载电容与输入栅电容之比 3. 反相器链