集成电路设计与工具课后答案王志功版.docx

1、第一章 1 按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？ 晶体管 -分立元件 -SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。 MOORE 定律 2 什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。 拥有设计人才和技术，但不拥有生产线。特点：电路设计，工艺制造，封装分立运行。环境： IC产业生产能力剩余，人们需要更多的功能芯片设计 3 多项目晶圆（ MPW）技术的特点是什么？对发展集成电路设计有什么意义？ MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。意义：降低成

2、本。 4 集成电路设计需要哪四个方面的知识？ 系统，电路，工具，工艺方面的知识 第二章 1 为什么硅材料在集成电路技术中起着举足轻重的作用 ? 原材料来源丰富，技术成熟，硅基产品价格低廉 2 GaAs 和 InP 材料各有哪些特点 ? P10,11 3怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？ 接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触 4说出多晶硅在 CMOS 工艺中的作用。 P13 5列出你知道的异质半导体材料系统。 GaAs/AlGaAs, InP/ InGaAs, Si/SiGe, 6 SOI 材料是怎样形成的，有什么特点

3、? SOI 绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低 7. 肖特基接触和欧姆型接触各有什么特点？ 肖特基接触：阻挡层具有类似 PN 结的伏安特性。欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。 8. 简述双极型晶体管和 MOS 晶体管的工作原理。 P19,21 第三章 1 写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。 意义：用同质材料形成具有不同掺杂种类及浓度而具有不同性能的晶体层。外延方法 :液态生长，气相外延生长，金属有机物气相外延生长 2写出掩膜在 IC 制造过程中的作用，比较整版掩膜和单片

4、掩膜的区别，列举三种掩膜的制造方法。 P28,29 3写出光刻的作用，光刻有哪两种曝光方式？ 作用：把掩膜上的图形转换成晶圆上的器件结构。曝光方式有接触与非接触两种。 4 X 射线制版和直接电子束直写技术替代光刻技术有什么优缺点？ X 射线（ X-ray）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。电子束扫描法，由于高速电子的波长很短，分辨率很高 5 说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。 热扩散掺杂和离子注入法。与热扩散相比，离子注入法的优点如下： 1.掺杂的过程可通过调整杂质剂量与能量来精确控制杂质分布。 2.可进行小剂量的掺杂。 3.可进行极小深度的掺

5、杂。 4.较低的工业温度，故光刻胶可用作掩膜。5.可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。缺点：价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以恢复 6列 出干法和湿法氧化法形成 SiO2的化学反应式。 干氧 22 SiOOSi 湿氧 222 22 HSi OOHSi 第四章 1 Si工艺和 GaAs 工艺都有哪些晶体管结构和电路形式？ 见表 4.1 2比较 CMOS 工艺和 GaAs 工艺的特点。 CMOS工艺技术成熟，功耗低。 GaAs 工艺技术不成熟，工作频率高。 3. 什么是 MOS 工艺的特征尺寸？ 工艺可以实现的平面结构的最小宽度，通常指最小栅长。 4. 为什么

6、硅栅工艺取代铝栅工艺成为 CMOS 工艺的主流技术？ 铝栅工艺缺点是，制造源漏极与制造栅极需要两次掩膜步骤（ MASK STEP），不容易对齐。硅栅工艺的优点是：自对准的，它无需重叠设计，减小了电容，提高了速度，增加了电路的稳定性。 5. 为什么在栅长相同的情况下 NMOS 管速度要高于 PMOS 管？ 因为电子的迁移率大于空穴的迁移率 6简述 CMOS 工艺的基本工艺流程。 P.52 7常规 N-Well CMOS 工艺需要哪几层掩膜？每层掩膜分别有什么作用？P50 表 4.3 第五章 1 说出 MOSFET 的基本结构。 MOSFET 由两个 PN结和一个 MOS 电容组成。 2 写出 M

7、OSFET 的基本电流方程。 )( 221 DSDSTGSlwt VVVVoxOX 3 MOSFET 的饱和电流取决于哪些参数？ 饱和电流取决于栅极宽度 W，栅极长度 L，栅 -源之间压降 GSV ，阈值电压 TV ，氧化层厚度 OXt ，氧化层介电常数 OX 4 为什么说 MOSFET 是平方率器件？ 因为 MOSFET 的饱和电流具有平方特性 5 什么是 MOSFET 的阈值电压？它受哪些因素影响？ 阈值电压就是将栅极下面的 Si 表面从 P 型 Si 变成 N 型 Si 所必要的电压。影响它的因素有 4个：材料的功函数之差， SiO2 层中可以移动的正离子的影响，氧化层中固定电荷的影响，

8、界面势阱的影响 6 什么是 MOS 器件的体效应？ 由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。 7 说明 L、 W 对 MOSFET 的速度、功耗、驱动能力的影响。 P70， 71 8 MOSFET 按比例收缩后对器件特性有什么影响 ? DSI 不变，器件占用面积减少，提高电路集成度，减少功耗 9 MOSFET 存在哪些二阶效应？分别是由什么原因引起的？ P.70-73 沟道长度调制效应，体效应，亚阈值效应 10说明 MOSFET 噪声的来源、成因及减小的方法。 噪声来源：热噪声和闪烁噪声。热噪声是由沟道内载流子的无规则热运动造成的，可通过增加 MOS 管的栅宽和偏置电流减

9、少热噪声。闪烁噪声是由沟道处二氧化硅与硅界面上电子的充放电引起的，增加栅长栅宽可降低闪烁噪声。 第六章 1芯片电容有几种实现结构？ 利用二极管和三极管的结电容； 叉指金属结构； 金属 -绝缘体 -金属（ MIM）结构； 多晶硅 /金属 -绝缘体 -多晶硅结构。 2采用半导体材料实现电阻要注意哪些问题？ 精度、温度系数、寄生参数、尺寸、承受功耗以及匹配等方面问题 3画出电阻的高频等效电路。 4芯片电感有几种实现结构？ (1)集总电感 集总电感可以有下列两种形式 : 匝线圈 ; 圆形、方形或其他螺旋形多匝线圈 ; (2)传输线电感 5微波集成电路设计中，场效应晶体管的栅极常常通过一段传输线接偏置电

10、压。试解释其作用。 阻抗匹配 6微带线传播 TEM 波的条件是什么？ 7在芯片上设计微带线时，如何考虑信号完整性问题 ? 为了保证模型的精确度和信号的完整性，需要对互连线的版图结构加以约束和进行规整。为了减少信号或电源引起的损耗以及为了减少芯片面积，大多数连线应该尽量短。应注意微带线的趋肤效应和寄生参数。在长信号线上，分布电阻电容带来延迟；而在微带线长距离并行或不同层导线交叉时，要考虑相互串扰问题。 8列出共面波导的特点。 CPW 的优点是： 工艺简单，费用低，因为所有接地线均在上表面而不需接触孔。 在相邻的 CPW 之间有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。 比金属孔有更低的接地

11、电感。 低的阻抗和速度色散 。 CPW 的缺点是： 衰减相对高一些，在 50 GHz 时， CPW 的衰减是 0.5 dB/mm； 由于厚的介质层，导热能力差，不利于大功率放大器的实现。 第七章 1. 集成电路电路级模拟的标准工具是什么软件 , 能进行何种性能分析？ 集成电路电路级模拟的标准工具是 SPICE 可以进行： （ 1） 直流工作点分析 （ 2） 直流扫描分析 （ 3） 小信号传输函数 （ 4） 交流特性分析 （ 5） 直流或小信号交流灵敏度分析 （ 6） 噪声分析 （ 7） 瞬态特性分析 （ 8） 傅里叶分析 （ 9） 失真分析 （ 10） 零极点分析 2. 写出 MOS 的 SP

12、ICE 元件输入格式与模型输入格式。 元件输入格式： M （ ） 例如： M1 out in 0 0 nmos W=1.2u L=1.2u M=2 模型输入格式： .Model 例如： .MODEL NMOS NMOS LEVEL=2 LD=0.15U TOX=200.0E-10 VTO=0.74 KP=8.0E-05 +NSUB=5.37E+15 GAMMA=0.54 PHI=0.6 U0=656 UEXP=0.157 UCRIT=31444 +DELTA=2.34 VMAX=55261 XJ=0.25U LAMBDA=0.037 NFS=1E+12 NEFF=1.001 +NSS=1E+1

13、1 TPG=1.0 RSH=70.00 PB=0.58 +CGDO=4.3E-10 CGSO=4.3E-10 CJ=0.0003 MJ=0.66 CJSW=8.0E-10 MJSW=0.24 其中， +为 SPICE 语法，表示续行。 3. 用 SPICE 程序仿真出 MOS 管的输出特性曲线。 .title CH6-3 .include “ models.sp” M1 2 1 0 0 nmos w=5u l=1.0u Vds 2 0 5 Vgs 1 0 1 .dc vds 0 5 0.2 vgs 1 5 1 .print dc v(2) i(vds) .end 4. 构思一个基本电路如一个放

14、大器 ,画出电路图 ,编写 SPICE 输入文件 ,执行分析 ,观察结果。 .title CH6-4 .include “ models.sp” .global vdd M1 out in 0 0 nmos w=5u l=1.0u M2 out in vdd vdd pmos w=5u l=1.0u Vcc vdd 0 5 Vin in 0 sin(0 1 10G 1ps 0) .trans 0.01u 4u .print trans v(out) .end 第八章 1说明版图与电路图的关系。 版图（ Layout）是集成电路设计者将设计、模拟和优化后的电路转化成为一系列的几何图形，它包含了集

15、成电路尺寸、各层拓扑定义等器件相关的物理信息数据。版图与电路图是一一对应的，包括元件对应以及结点连线对应。 2说明版图层、掩膜层与工序的关系。 集成电路制造厂家根据版图中集成电路尺寸、各层拓扑定义等器件相关的物理信息数据来制造掩膜。根据复杂程度，不同工艺需要的一套掩膜可能有几层到十几层。一层掩膜对应于一种工艺制造中的一道或数道工序。掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层尺寸直 接相关。 3说明设计规则与工艺制造的关系。 由于器件的物理特性和工艺限制，芯片上物理层的尺寸对版图的设计有着特定的规则，这些规则是各集成电路制造厂家根据本身的工艺特点和技术

16、水平而制定的。因此不同的工艺，就有不同的设计规则。 4设计规则主要包括哪几种几何关系？ 设计规则主要包括各层的最小宽度、层与层之间的最小间距以及最小交叠等。 5给出版图设计中的图元（ Instance）与电路中的元件（ Element）概念的区别。 图元可以是一些不具有电路功能的图形组合，譬如以图形组成的字母、图标（ Logo）等。 6. 为提高电路性能在版图设计中要注意哪些准则？ （ 1）匹配设计 （ 2）抗干扰设计 （ 3）寄生优化设计 （ 4）可靠性设计 7版图设计中整体布局有哪些注意事项？ （ 1）布局图应尽可能与功能框图或电路图一致，然后根据模块的面积大小进行调整。 （ 2）设计布局

17、图的一个重要的任务是安排焊盘。一个设计好的集成电路应该有足够的焊盘来进行信号的输入 /输出和连接电源电压及地线。 （ 3）集成电路必须是可测的。最后的测试都是将芯片上的输入 /输出焊盘和测试探针或封装线连接起来。 8版图设计中元件布局 布线方面有哪些注意事项？ （ 1）金属连线的宽度是版图设计必须考虑的问题。 （ 2）应确保电路中各处电位相同。芯片内部的电源线和地线应全部连通，对于衬底应该保证良好的接地。 （ 3）对高频信号，尽量减少寄生电容的干扰，对直流信号，尽量利用寄生电容来旁路掉直流信号中的交流成分从而稳定直流。 （ 4）对于电路中较长的走线，要考虑到电阻效应。为防止寄生大电阻对电路性能

18、的影响，电路中尽量不走长线。 9. 简述用 cadence 软件进行全定制 IC 设计的流程。 原理图 （ 1） 建库； （ 2） 建底层单元； （ 3） 电路图输入； （ 4） 设置电路元件属性； （ 5） Check & Save； （ 6） 生成 symbol； （ 7） 原理图仿真。 版图 （ 1） 新建一个 library/cell/view； （ 2） 进行 cell 的版图编辑； （ 3） 版图验证； （ 4） 寄生提取与后仿真； （ 5） 导出 GDSII 文件。 第九章 1小信号放大器有哪些特点 ? 小信号放大器工作在小信号状态，提供放大的信号电流和电压，需要考虑电路的增益和

19、带宽等指标。 2限幅放大器属于小信号放大器还是大信号放大器 ? 大信号放大器 3运算放大器有哪些特点和性能指标 ? 运算放大器是高增益的差动放大器，通常工作在闭环状态。 其性能指标有： （ 1） 增益 （ 2） 小信号带宽 （ 3） 大信号带宽 （ 4） 输出摆幅 （ 5） 线形度 （ 6） 噪声与失调 （ 7） 电源抑制 4说明环形振荡器的工作原理，比较环形 RC 振荡器和 LC 振荡器的优缺点。 环形振荡器是由若干增益级首尾相连组成的 ,是一个总直流相位偏移 180。的 N 个增益级级联于反馈电路的环形振荡器。 环形振荡器不需要电感元件，可以节省大量的芯片面积，从而实现低代价的振荡器，而且

20、这种振荡器可以实现很宽的调谐范围。但环形振荡器的噪声性能差，功耗高。 LC 振荡器的可以有效改善噪声性能，降低功耗；但由于使用电感元件，这使得芯片面积大大增加，芯片成本随之增加。 5. 在图 9.57 所示的负跨导振荡器中，假设 CP=0，只考虑 M1 和 M2 漏极结电容 CDB，请解释为什么 VDD 可被视为控制电压，计算 VCO 的压控增益。 解：因为 CDB随漏 -衬底电压变化而变化，若 VDD 变化，振荡回路的谐振频率也随之变化。由于 CDB两端的平均电压近似等于 VDD，可以得到： 且 由 ，得 6. 某环形 VCO 为 6 级结构，每级单元电路为图 9.58 所示的 MOS 差分放大器，其中每只 NMOS 管的 VTH=0.5V， k 0.1mA/V2， CDS=7pF， VDD=5V。若控制电压Vcon=34V，求输出频率范围和压控灵敏度 K。 V co nV inV o u tV D DM 1M 2图 9.58 NMOS 差分单元 解： ，将 VTH=0.5V， k 0.1mA/V2， CDS=7pF， VDD=5V 带入公式， Vcon=3V 时， f=2.14GHz； Vcon=4V 时， f=0.714GHz。 K=（ 2.14-0.714） /(4-3)=1.42GHz/V。