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EDA上机实验报告 姓名： 学号： 班级： 专业： 集成电路工程类 学院： 半加器设计实验1、 实验目的： 练习半加器的VHDL程序设计以及功能仿真。2、实验任务：参考半加器电路原理图以及真值表，编写VHDL程序，完成Quartus II设计文本输入，分别按照4.1节的流程对半加器进行功能仿真，并生成RTL电路图。3、真值表如下：ABSOCO00000110101011014、程序编写要求：（1） 使用一个异或门（XOR）和一个与门（AND）；（2）使用两个与门，一个或门（OR）和一个非门（NOT）。5、实验步骤:(1) 兴建一个文件夹，取名为h_adder。(2) 输入源
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