实验报告一、 实验目的使对quartus II的使用进行初步的了解，对于一些芯片的组合应用更加掌握。二、 实验内容设计8位串行进位加法器用半加器设计一个全加器元件，然后根据图4-38，在顶层设计中用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实践报告。三、 实验步骤及各步结果1、 分析8位串行全加器的层次结构2、 半加器3、 一位全加器4、 8位全加器/8-bit adder/half addermodule halfadder(S,C,A,B);input A,B;output S,C;xor(S,A,B);and(C,A,B);endmodule/1-bit full addermodule fulladder(S,CO,A,B,CI);input A,B,CI;output S,CO;wire S1,D1,D2;halfadder HA1(S1,D1,A,B);hal
