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VHDL设计中电路优化问题探讨作者:泰山学院 王春玲近年来，随着集成电路技术和EDA技术的不断发展，集设计、模拟、综合和测试功能为一体的VHDL语言，已作为IEEE标准化的硬件描述语言。由于其在语 法和风格上类似于现代高级汇编语言，具有良好的可读性，描述能力强,设计方法灵活，易于修改，又具有可移植性，可重复利用他人的IP模块(具有知识产权的 功能模块)等诸多优势而成为EDA设计方法的首选。VHDL设计是行为级设计，所带来的问题是设计者的设计思考与电路结构相脱节。设计者主要是根据 VHDL的语法规则，对系统目标的逻辑行为进行描述，然后通过综合工具进行电路结构的综合、编译和优化，并通过仿真工具进行逻辑功能仿真和系统时延的仿 真。实际设计过程中，由于每个工程师对语言规则和电路行为的理解程度不同，每个人的编程风格各异，往往同样的系统功能，描述的方式不一，综合出来的电路结 构更是大相径庭。即使最终综合出的电路都能实现相同的逻辑功能，但其电路的复杂程度和时延特性差别很大，甚至某些臃肿的电路还会产生难以预料的问题。因 此，对VHDL设计中简化电路结构，优化电路设计的问题进行深入探讨，很有
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