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实验：基于FPGA的七段显示译码器设计实验目的：1掌握七段显示译码器的Verilog HDL描述方法2掌握Quartus_II软件的使用，在Quartus中进行调试和验证3利用杭州康芯GW48试验箱下载代码和验证实验工具：Quartus_II 9.0，杭州康芯GW48实验箱实验原理：7段数码管是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能做十进制BCD译码，然而数字系统中的处理和运算都是二进制，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。实验步骤：1. 新建项目工程（1）先建一个文件夹。就在电脑本地硬盘找个地方建一个用于保存下一步工作中要产生的工程项目的文件夹，注意：文件夹的命名及其保存的路径中不能有中文字符。（2）再开始建立新项目工程，方法如右图点击：【File】菜单，选择下拉列表中的【New Project Wizard.】命令，打开建立新项目工程的向导对话框。选择项目工程保存位置、定义项目工程名称以及设计文件顶层实体
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