基于FPGA的数字存储示波器的设计.doc

1、天津职业技术师范大学Tianjin University of Technology and Education毕 业 设 计专 业：应用电子技术教育 班级学号： 学生姓名： 指导教师： 二一 一年 六 月天津职业技术师范大学本科生毕业设计基于 FPGA 的数字存储示波器的设计Design a digital oscillograph based on FPGA专业班级： 学生姓名： 指导教师： 学 院：电子工程学院年 月I摘 要本文介绍了一台以 FPGA 为处理核心的双通道数字存储示波器的设计。设计中模拟通道采用 OPA657 为阻抗变换缓冲级，提供 1T 的输入阻抗，VCA824 作为增益

2、控制实现了宽带宽，宽范围输出。再由 THS4500 驱动 ADC ADS831，实现了 80Msamp/s采样率，模拟通道的带宽限制为 10MHz。数字处理采用 SOPC 技术，在 FPGA 内部构建采样 FIFO，及数据流触发及分析逻辑，FPGA 内建的以 NiosII 为核心作为处理核心。此示波器的单通道存储深度为 8Ksamp，波形刷新率为 15 帧每秒，具有一定的实时性。操作界面采用 TFT240X320 显示波形，全触摸控制。波形移动拉伸还有其他控制都通过触摸滑动触摸屏，带来了不一样的操作感受。示波器的制作成模块化功能板，分为模拟通道，控制板，数字核心板，显示控制板。示波器的硬件也成

3、为了一个高速数据采样的开发平台。关键词： 示波器；FPGA；增益控制；触发电路；触摸屏IIABSTRACTThis paper introduces a for processing the core with FPGA dual channel digital storage oscilloscope design. By simulating the channel OPA657 design for impedance transformation buffer level, provide the input impedance 1T,VCA824 as gain control re

4、alized broadband wide, wide range output. By THS4500 drive ADC ADS831 again, realized 80Msamp/s sampling rate, simulation channel bandwidth limitations for 10MHz. Digital processing with the SOPC technology, The FPGA internal construction, and data sampling FIFO flow trigger and analysis of logic, T

5、he FPGA built-in to NiosII as the core as processing core. The depth of the single channel storage oscilloscope for 8Ksamp, waveform refresh rate of 15 frames per second, has certain real-time. By TFT240X320 operation interface, the touch display waveform control. Waveform tensile and other control

6、movement by touching sliding touch-screen, brought different operating experience. Oscilloscope production into modular function board, divided into analog channels, control panel, digital core board, display panel. Oscilloscope hardware also became a high-speed data sampling development platform.Ke

7、y Words：Oscilloscope; FPGA; Gain control; Trigger circuit; Touch screenI目 录1 项目背景 .- 1 -1.1 示波器简介 .- 1 -1.2 示波器发展现状 .- 2 -2 数字存储示波器实现方案 .- 3 -2.1 总体构架方案 .- 3 -2.2 模拟前端方案 .- 4 -2.2.1 阻抗变换方案 .- 5 -2.2.2 增益控制方案 .- 6 -2.2.3 ADC 驱动方案 .- 7 -2.2.4 抗混叠滤波处理 .- 8 -2.2.5 直流偏移方案 .- 10 -2.2.6 触发方案 .- 10 -2.3 ADC

8、 方案 .- 13 -2.4 FPGA 数字处理系统板 .- 14 -2.5 电源电路 .- 15 -2.6 显示和接口方案 .- 16 -3 硬件 SOC 及软件的实现基础 .173.1 自定义功能模块及 SOPC 系统组成 .173.2 软件开发环境 .213.3 示波器应用软件构建模式 .224 项目测试验证 .234.1 模拟通道性能测试 .234.1.1 模拟带宽 .234.1.2 垂直精度 .244.1.3 水平精度 .244.1.4 输入范围 .244.1.5 输入阻抗 .244.2 波形测试 .245 结论 .275.1 项目技术总结 .275.1.1 阻抗变换和探头技术 .2

9、75.1.2 增益控制 .27II5.1.3 触发波形 .275.1.4 ADC 技术 .275.1.5 数据处理技术 .285.1.6 操控程序构建 .285.1.7 新的操控理念 .285.2 技术之外的感触 .286 附件 .296.1 原理图及 PCB .296.2 程序 .34参考文献 .50致 谢 .51天津职业技术师范大学 2011 届本科生毕业设计- 1 -1 项目背景1.1 示波器简介示波器是一种能够把电路信号从时域的维度展现在屏幕上的仪器，也因此功能示波器成为最常用的测量测试仪器之一。示波器的纵轴方向被电压值所度量，横轴则度量着信号的时间属性。显示在屏幕的图像我们形象地称之

10、为“波形”。而为了方便观察波形，示波器还需要能够设置这两个度量的档位和偏移，即有了垂直刻度，垂直偏移，时间刻度，水平偏移。有了这 4 个设置旋钮我们可以方便观察波形的各个细节。不过不要忽略观察波形的一个重要特性，那就是触发。触发的作用是等待信号的某些特征才开始显示波形。最简单和常用的触发条件是等待上升的波形穿越某个设定的点。有了以上几个基本设置操作就可以构成一个简单的示波器。模拟示波器的构成：图 1-1 模拟示波器的构成 模拟示波器的构成如图 1-1，通过把处理过的信号加在示波管的垂直方向，用锯齿波加在波器管的水平方向来演绎时间。通过触发电路来开启锯齿波从而触发波形。这样的实现方式存在着几个不

11、够理想的缺陷。首先波形是靠眼睛看，偶发性的波形看到了就算看到了，没看到可没有第二次机会。其次示波管的余辉时间太短，对于变化比较缓慢的波形，仅仅靠放慢扫描速度也是看不到波形天津职业技术师范大学 2011 届本科生毕业设计- 2 -的全貌的。因为波形过早地消失了。具有存储功能的模拟示波器成为了高级仪器。图 1-2 数字示波器的组成新型示波器数字存储示波器改进型的模拟示波器开始有了数字的踪影，也有了数字示波器的雏形。其结构如图 1-2。数字示波器除了模拟前端还保持模拟的模拟的方式处理信号其他处理都采用了数字化技术，大量地采用 ADC 和 DAC 技术，连控制波形的偏移和放大也数字化了，不仅如此，显示

12、部件也采用了液晶屏幕。除了显示波形以外还能显示出更多的参数信息，如频率，幅值，上升时间等众多测量参数。1.2 示波器发展现状目前在国内的大部分实验室使用的是快要过时的模拟示波器，其带宽都在100MHz 以下，而同样带宽的数字示波器的价格则在万元左右。而世界上对低端示波器的定义在 300MHz，大家使用 100MHz 的示波器而没有选更高主要原因是数字示波器的核心技术被外国企业所垄断。Tek，Fluke，Agilent ，力科等天津职业技术师范大学 2011 届本科生毕业设计- 3 -示波器制造商几乎占据了国内的数字示波器的市场。不仅如此，因为技术被垄断，外国公司把售价抬得很高，远高于示波器的制

13、造成本。2 数字存储示波器实现方案本章节详细讨论了数字示波器各部分的实现方案，通过对方案的讨论引出了示波器的技术构成和技术目标。2.1 总体构架方案数字示波器一般构成如图 2-1.图 2-1 数字示波器框图 来自探头的信号首先经过无源衰减然后进行阻抗变换（即缓冲），之后信号具有的一定的驱动能力，再经过可变增益的放大或衰减调整到适合 ADC 采样的幅值，为了能在屏幕上移动波形，信号在增益调整之后添加一个偏移量在有ADC 驱动电路输入给 ADC 芯片，ADC 是数据采样的核心，经过高速采样的信号变成了数据流，通过数据存储电路把大量的波形数据存储起来。采样部分告一段落。数据存储器的数据能通过数据总线

14、读写。控制核心通过分析触发条件天津职业技术师范大学 2011 届本科生毕业设计- 4 -挑选存储波形中合适的部分或全部数据处理成现实波形。而所有控制的命令始于控制面板，用户设置好的各种参数通过操作面板采集到控制核心，控制核心把这些控制参数转换成合适不同逻辑设置和模拟电压。例如我们控制波形上下移动将会被控制核心转换成控制 DAC 产生偏移电压加载在进入 ADC 前的模拟信号中。模拟通道在很宽的不同带宽指标下结构并没有太多的变化，而不同的带宽指标通过不同的性能的模拟芯片实现。而示波器带宽指标不同就不能用单一的一种数据处理结构来处理数据。举个例子，在 10MHz 采样时钟下的数据流我们可以用 74

15、系列的芯片对数据锁存并存入单片 FIFO，而如果采样时钟上升到了1GHz,对 ADC 数据流的处理就只能用 FPGA 及定制芯片来接受和存储了数据流。1GHz 的采样时钟并不是随意虚高的数值，即使采样率达到了 1GHz，示波器的理论带宽最高为 500MHz，而实际应用中只能做到 200MHz 模拟带宽。这也是低端示波器的带宽性能。在数字示波器中后端数字处理的框架决定了整个示波器的性能。我们有必要先讨论一下数字示波器的数字处理框架。FPGA 还有一个强大的功能就是在其大规模的逻辑资源的基础上构建 SOPC系统。SOPC 系统是 ALTERA 公司首先提出来了，其含义是可编程片上系统。即在一个块

16、FPGA 实现系统的整个功能。其实现的基础是处理器软核和外围数字部件。SOPC 系统的意义在于构建简单快速，处理系统的构建风险降低了，开发周期也将缩短。而且构建相当地灵活，我们可以按照自己的意愿设计添加专用处理组件，无缝的结合在 CPU 系统中。举个例子，如果我们需要一个 FFT处理，我们可以先构建一个 FFT 处理硬件，在借助 SOPC 构建软件我们可以为FFT 定制一条汇编指令，在 C/C+中生成 C 的宏指令。这样我们在 C 环境中调用一条指令就可以完成 FFT 运算。而 SOPC 系统可以利用 FPGA 剩余的逻辑资源实现其他在原来 FPGA 实现的逻辑电路，而不受到太多的影响。2.2 模拟前端方案不管是数字示波器还是模拟示波器，在模拟前端的结构上面是不需要有区别的。模拟前端的任务都是把信号的幅值和偏移调整到需要的水平。主要是两个参数的调整，调整幅值即是变化通道中的增益，而偏移量是通过加上一个直流分量实现偏移。所以我们可以用图 2-2 的框图预览模拟前端的结构。