1、嵌入式系统工程系嵌入式系统工程系第七章 基于 System Generator的DSP系统开发技术 vSystem Generator简 介vSystem Generator安装vSystem Generator基 础vSimulink 简 介vAccelDSP 简 介v基于 System Generator的 DSP系 统设计v基于 System Generator的硬件 协 仿真嵌入式系统工程系嵌入式系统工程系System Generator简 介vFPGA是理想的高性能数字信号 处 理器件 包含了逻辑资源，还有多路复用器、存储器、硬核乘加单元以及内嵌的处理器等设备，还具备高度并行计算的能
2、力； 特别适合于完成数字滤波、快速傅立叶变换等。vFPGA并未在数字信号 处 理 领 域 获 得广泛 应 用 （？） 大部分 DSP设计者通常对 C语言或 MATBLAB工具很熟悉 ， 不了解硬件描述语言 VHDL和 Verilog HDL ； 部分 DSP工程师认为对 HDL语言在语句可综合方面的要求限制了其编写算法的思路。 嵌入式系统工程系嵌入式系统工程系System Generator简 介vSystem Generator for DSP Xilinx简 化 FPGA数字 处 理系 统 的集成开 发 工具； 和 Simulink（ MathWorks公司产品）实现无缝链接，利用 Sim
3、ulink建模和仿真环境来实现 FPGA设计 ， 无需了解和使用 RTL级硬件语言； Xilinx公司 XtremeDSP解决方案的关 键组 成，集成了先 进 的 FPGA设计 工具以及 IP 核，支持 Xilinx公司全系列的 FPGA芯片； 可作为 MATLAB软件中的一个硬件设计工具包。 嵌入式系统工程系嵌入式系统工程系System Generator简 介嵌入式系统工程系嵌入式系统工程系System Generator简 介vSystem Generator的主要特征 可在 MATLAB/Simulink环境下对算法以及系统建模，并生成相应的工程； 再调用 ISE相应的组件进行仿真、综
4、合、实现，并完成芯片的配置。 嵌入式系统工程系嵌入式系统工程系System Generator简 介vSystem Generator的主要特征 丰富的 DSP模块 信号处理（如 FIR滤波器、 FFT） 纠错（如 Viterbi 解码器、 Reed-Solomon编码器 /解码器） 算法 存储器（如 FIFO、 RAM、 ROM） 数字逻辑功能的 Xilinx模块集 使用户导入 .m函数及 HDL模块 Simulink设计 的 VHDL或 Verilog的自 动 代 码 生成 硬件协仿真 FPGA 在 环 路（ FPGA-in-the-loop）， 加速用户的硬件验证工作并加速其在 Simu
5、link与 MATLAB中的仿真 嵌入式系统的硬件 /软件协设计 直接加载 Xilinx公司的 MicroBlaze 32位 RISC处理器，甚至构建和调试 DSP协处理器 嵌入式系统工程系嵌入式系统工程系System Generator安装v软件环境 （以 System Generator 9.1为 例） MATLAB v7.3/Simulink v6.5（ R2006b）或 MATLAB v7.4/ Simulink v6.6（ R2007a）。 MATLAB软 件的安装路径上不能出 现 空格。 ISE版本 为 9.1.01i或者更高版本， ISE Simulator的版本 为 完全版；
6、System Generator软 件版本必 须 和 ISE版本一致。 IP核 库 的版本 为 ISE IP 9.1i Update 1或者更高版本。 系 统环 境 变 量 $XILINX必 须设 置 为 ISE的安装目 录 。 综 合工具 Synplify Pro的版本 为 v8.6.2或 v8.8.0.4； 仿真工具 ModelSim的版本至少 为 PE或 SE v6.1f以及更高版本。 嵌入式系统工程系嵌入式系统工程系System Generator安装v与 MATLAB关联 嵌入式系统工程系嵌入式系统工程系System Generator基 础v典型的 System Generator
7、设计 流程 浮点算法开 发 定点算法 实现 硬件系 统设计 代 码优 化嵌入式系统工程系嵌入式系统工程系System Generator基 础v浮点运算开 发 利用 MATLAB软件及其提供的工具包快速地完成浮点算法的开发、验证以及性能评估； 借助于 Simulink可快速完成原型设计和模型分析。v定点算法实现 将 MATLAB浮点算法通过 AccelDSP在 Xilinx器件上实现定点逻辑 ； AccelDSP直接将浮点 MATLAB算法的 M-文件自 动 生成可 综 合的 RTL模型， 自动进行浮点 -定点转换，生成可综合的 VHDL或 Verilog HDL设计，并创建用于验证的测试平台。
