基于FPGA的DDS信号发生器设计【毕业论文】.doc

1、本科毕业设计（20届）基于FPGA的DDS信号发生器设计所在学院专业班级电子信息科学与技术学生姓名学号指导教师职称完成日期年月I摘要【摘要】本文实现了一个基于FPGA（FIELDPROGRAMMABLEGATEARRAY，现场可编程逻辑门阵列）的DDS（DIRECTDIGITALFREQUENCYSYNTHESIZE,直接数字频率合成）信号发生器，能够产生频率、幅度可调的正弦波、方波、三角波、锯齿波、调频波、调幅波等波形。该信号发生器以ALTERACYCLONEII器件为核心。该信号发生器由QUARTUSII软件编程、仿真，实现FPGA设计核心部分，再由PROTEL软件画原理图、PCB图，然后

2、制作PCB电路图，经过手工焊接，实现外围电路部分。该信号发生器使用5个按键控制输出波形切换、系统复位、频率控制和幅度控制，使用数码管作为显示部分，能显示波形的频率、幅度、模式等。与传统的频率合成器相比，具有低成本，高分辨率，波形多样化等优点。【关键词】现场可编程逻辑门阵列；直接数字频率合成；PCB制版IIABSTRACT【ABSTRACT】THISPAPERIMPLEMENTSADDSDIRECTDIGITALFREQUENCYSYNTHESIZESIGNALGENERATORBASEDONFPGAFIELDPROGRAMMABLEGATECARRAYARCHITECTURETOPRODUCE

3、THEFREQUENCYANDAMPLITUDEADJUSTABLESINEWAVE,SQUAREWAVE,TRIANGLEWAVE,SAWTOOTHWAVES,FMWAVES,SUCHASWAVEAMPLITUDETHESIGNALGENERATORISBASEDONTHEDEVICECOREOFALTERACYCLONEIIIUSEPROGRAMMINGANDSIMULATIONTOREALIZETHECOREDESIGNCOMPONENTSOFFPGABYQUARTUSII,ANDTHENDRAWSCHEMATICANDPCBDIAGRAMFROMTHEPROTEL,ANDPRODUCE

4、PCBCIRCUITBORDFORREALIZINGHARDWARECOMPONENTSTHESIGNALGENERATORHASFIVEBUTTONSTOCONTROLTHEOUTPUTWAVEFORMCONVERSION,RESET,FREQUENCY,AMPLITUDEITCANSHOWTHEFREQUENCY,AMPLITUDE,MODEVALUESBYTUBEASPARTOFADIGITALDISPLAYWITHTHETRADITIONALFREQUENCYSYNTHESIZERCOMPARED,DDSHASLOWCOST,HIGHRESOLUTION,WAVEFORMDIVERSI

5、TYANDSOON【KEYWORDS】FIELDPROGRAMMABLEGATEARRAY；DIRECTDIGITALFREQUENCYSYNTHESIZE；PCBDESIGNIII目录摘要I目录III1引言111选题的背景与意义112信号发生器概述1121信号发生器的发展状况1122信号发生器的种类2123DDS信号发生器的性能特点313本课题的设计内容及目标32系统硬件介绍421FPGA介绍4211FPGA开发板的资源7212FPGA开发板内部电路结构图73系统硬件设计1331系统总体硬件结构1432系统各个硬件模块电路设计14321FPGA核心电路14322D/A转换电路14323译码显

6、示电路15324电源输入电路16325按键输入电路164系统软件设计1841系统总体软件结构1842部分模块程序设计21421相位累加器模块21422波形输出控制模块21423ROM表模块21424幅度调节控制模块21425扩展波形选择控制模块21426按键控制模块225系统调试与测试2351系统整机说明2352系统测试24521测试仪器24522测试结果说明25523实验数据分析286总结30参考文献32致谢错误未定义书签。附录A系统原理图和PCB图33附录BFPGA的VERILOGHDL程序34附录C波形ROM表（MIF文件）3711引言11选题的背景与意义1971年，美国学者JTIERN

7、EY等人撰写的“ADIGITALFREQUENCYSYNTHESIZER“一文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新合成原理1，由于受到当时的技术和器件生产的局限性，它的性能指标达不到已有的技术水平，所以未受到重视。之后的一年间，微电子技术有了飞速的发展，直接数字频率合成器（即DDS）也得到了迅速的发展。与一些传统的信号波形产生方法相比，如RC和LC振荡器或单片模拟集成函数发生器2，它们的电路实现尽管相对比较简单，但产生的信号频率精度和稳定度并不理想，而使用锁相环技术2，它虽然大大提高了频率精度，但工艺相对复杂，分辨率也不高，频率变换和计算机程序控制十分不便。而这种DD

8、S技术将先进的数字信号处理理论与方法引入信号合成领域10，实现了合成信号的频率转换和频率准确度之间的统一2，它具有有别于其它的信号产生方法的优越性能特点，击败其他频率合成技术脱颖而出，成为了现代频率合成技术的佼佼者。现如今性能优良的DDS产品不断推出，它们集可编程DDS系统、高性能DAC及高速比较器等于一身，能实现多种功能，被广泛应用于信号处理、数字通信、电力电子5等领域领域，具有极高的研究价值。12信号发生器概述121信号发生器的发展状况信号发生器是一种能够产生标准信号和自定义信号，并且有高精度、高稳定性、易操控的电子仪器。信号发生器产生的信号具有相位连续性、频率稳定性等特点，不仅可以模拟各

9、种信号，还可以对波形、幅值、频率、相位等进行控制，还可以与其它电子仪器连起来，组成一个系统。20世纪70年代前，信号发生器主要输出有正弦波和脉冲波，要产生较复杂的信号需要采用比较复杂的电路结构。这时期有两个较突出的问题一是很难将频率调到一个固定值；二是不可调节脉冲的占空比。70年代后，由于微处理器的出现，可以采用微处理器、D/A、A/D转换器，硬件和软件来扩大发生器的功能，因而可以产生出更加复杂的波形。90年代末，出现了一些高性能、高价格的波形发生器，如HP公司推出的型号为HP770S的信号模拟装置。之后，ANALOGIC公司推出了型号为DATA2020的多波形合成器7，LECROY公司推出了

10、型号为9100的任意波形发生器7。到了如今的21世纪，随着微电子技术、集成电路技术的飞速发展，出现了许多工作频率可高达2GHZ的DDS芯片，与此同时也推动了信号发生器的快速发展。2003年，AGILENT的33220A能产生17种波形，最高频率有20M；2005年的N6030A能产生500MHZ频率，采样频率能达125GHZ。122信号发生器的种类凡是能够产生出测试信号的仪器，统称为信号源，也称为信号发生器，它被用于产生被测试电路所需特定参数的电测试信号。信号发生器是根据用户对其需要的波形的控制来产生信号的电子仪器。信号发生器主要给被测电路提供所需要的已知信号，即各种波形，然后用其它仪表测量所

11、需要的参数。由此可见信号发生器在电子实验和测试处理中，并不测量任何参数，而是根据使用者的要求，仿真出各种波形，提供给被测电路，以达到测试的需要。信号发生器有很多种分类方法，其中一种方法可分为混和信号发生器和逻辑信号发生器两种。其中混和信号发生器主要输出模拟波形，逻辑信号发生器输出数字码型。混和信号源又可分为函数信号发生器和任意波形/函数信号发生器，其中函数信号发生器输出标准波形，如正弦波、方波、三角波等，任意波形/函数信号发生器输出用户自定义的任意波形。逻辑信号发生器又可分为脉冲信号发生器和码型发生器，其中脉冲信号发生器驱动输出较小个数的的方波或脉冲波，码型发生器则生成许多通道的数字码型。如泰

12、克生产的AFG3000系列就包括函数信号发生器、任意波形/函数信号发生器、脉冲信号发生器的功能。另外，信号发生器还可以按照输出信号类型分类，如频率合成器、射频信号发生器、扫描信号发生器、脉冲信号发生器、噪声信号发生器等等。信号源也可以按照使用的频段分类，不同频段的信号源对应不同的应用领域。下面我将对函数信号发生器和任意波形/函数信号发生器做简要介绍1函数信号发生器函数发生器是使用最广的通用信号发生器，提供正弦波、锯齿波、方波、脉冲波等波形，有的还同时具有调制和扫描功能。函数波形发生器在设计上分为模拟式和数字合成式两种。由实际测试结果可知，数字合成式函数信号发生器（DDS信号发生器无论是频率、幅

13、度还是信号的信噪比S/N均优于模拟式信号发生器，但DDS信号发生器中，数字电路与模拟电路之间的干扰始终难以有效克服，也造成在小信号的输出上不如模拟式的函数信号发生器，如今市场上的大部分函数信号发生器均为DDS信号发生器。2任意波形/函数信号发生器任意波形/函数信号发生器，是一种特殊的信号发生器，它不仅具有一般信号发生器的波形生成能力，而且可以仿真出实际电路测试中需要的任意波形。在我们的实际电路运行中，由于各种干扰和响应的存在，实际电路往往存在着各种缺陷信号和瞬变信号，如果在设计之初没有考虑这些情况，有时将会产生灾难性的后果。任意波形/函数信号发生器可以帮你仿真实际电路，对你的设计进3行全面的测

14、试。123DDS信号发生器的性能特点DDS的性能优点（1）输出频率带宽较宽，实际可达40FC；（2）频率转换时间短，可达纳秒数量级；（3）频率分辨率极高，大多数DDS分辨率在1HZ数量级，许多小于1MHZ；（4）相位变化连续；（5）输出波形灵活，可通过在波形存储器中存放不同波形数据就可实现任意波形的输出11；（6）体积小，易于集成，功耗低；（7）易于程序控制，使用灵活。DDS的性能缺点（1）输出频带范围有限；（2）输出杂散大，由资料可知杂散来源有三个相位累加器舍位误差造成；幅度量化误差造成；D/A转换器非理想特性造成1。13本课题的设计内容及目标本课题将实现DDS信号发生器的基本的波形输出、按

15、键控制、数据显示等功能。首先，用QUARTUSII软件编程实现相位累加器、波形查找表、波形输出控制、按键控制、译码输出显示控制等功能，并连接好模拟电路进行仿真验证，然后，用PROTEL软件画电路原理图和PCB图，将PCB图转印到镀铜板上，再将镀铜板腐蚀、打孔，最后以ALTERACYCLONEIIFPGA器件EP2C5T144C8为系统核心，结合自制PCB板和手工焊接的周边器件，最终实现正弦波、方波、三角波、锯齿波、调频波、调幅波的波形输出，模式、输出值、幅度变换显示，按键控制的功能。42系统硬件介绍21FPGA介绍FPGA是英文FIELDPROGRAMMABLEGATEARRAY的缩写，即现场

16、可编程逻辑门阵列，随着超大规模集成电路（VLSI）和计算机辅助设计（CAD）技术的发展8，在PAL、GAL、EPLD等可编程逻辑器件的基础上进一步发展的成果。FPGA是专用集成电路的一种半定制电路，它不仅解决了定制电路不灵活的缺点，还克服了先前的可编程逻辑器件的逻辑门数量有限的问题。FPGA工作原理是采用了逻辑单元阵列LCA（LOGICCELLARRAY）的概念，内部包括可配置逻辑模块CLB（CONFIGURABLELOGICBLOCK）、输出输入模块IOB（INPUTOUTPUTBLOCK）和内部连线（INTERCONNECT）三个部分。使用者会根据需要通过可编程的连接将FPGA内部的逻辑块

17、连起来，就能实现想要的功能。目前市场上主流的FPGA大部分采用基于SRAM工艺的查找表结构。由于这种FPGA芯片不具有非易失特性，所以芯片断电后将失去芯片内的逻辑配置。每次使用都需要从外部导入配置。FPGA芯片内部结构主要有7各部分组成，如表21NO结构名称结构说明1可编程输入输出单元（IOB）可编程输入输出单元IOB简称I/O单元，它实现不同电路对输入输出信号的不同要求，是芯片与外界电路的接口。FPGA芯片内的I/O单元按组分类，每组都能够独立支持不同需求的I/O标准。编程输入输出单元要适合不同的电气标准和I/O物理特性只需进行软件配置即可。通过配置可以调整驱动电流的大小，也可以改变上、下拉

18、电阻阻值大小。目前，I/O口的传输频率也越来越高，一些高性能的FPGA芯片通过DDR寄存器技术可以支持高达2GBPS的数据传输速率。2可配置逻辑块（CLB）可配置逻辑块CLB是FPGA内的基本逻辑单元。根据FPGA器件的不同，可配置逻辑块的实际数量和特性也会不同，但是每个CLB都拥有一个可配置开关矩阵，触发器、一些选型电路（如多路复用器等）和4、6个输入9组成这样一个矩阵。开关矩阵是高度灵活5的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。每个CLB模块不仅可以用于实现时序逻辑、组合逻辑，还可以配置为分布式ROM或分布式RAM。3数字时钟管理模块（DCM）大多数FPGA芯片都提供数字

19、时钟管理。FPGA最大的制造厂商XILINX推出的最先进的FPGA芯片不仅提供数字时钟管理还拥有相位环路锁定。相位环路锁定能够提供精确的时钟综合，实现过滤功能，降低抖动。4嵌入式块RAM（BRAM）大多数FPGA都具有内嵌入式块RAM，这不仅拓展了FPGA的应用范围，还提高了FPGA的灵活性。块RAM可被配置为单端口FIFO、RAM、双端口RAM9、内容地址存储器（CAM）等存储结构。单片块RAM的容量一般为18K比特，即深度为1024、位宽为18比特，用户可以根据需要改变其位宽和深度，但要遵守两个原则第一，容量最大不能大于18K比特；第二，位宽最大不能大过36比特。如果将多片块RAM级联起来

20、组成一个更大的RAM，此时则只有芯片内块RAM的数量对其有局限性，不需受那两条原则约束。5丰富的布线资源布线资源连通FPGA内部的所有单元，连线的工艺和长度是连线的驱动能力和传输速度快慢的决定因素。FPGA芯片内部有着丰富的布线资源，根据分布位置、长度、工艺、宽度的不同可划分为类第一类是分布式的布线资源，用于专有时钟、复位等控制信号线；第二类是长线资源，用于完成芯片BANK间的高速信号和第二全局时钟信号的布线；第三类是全局布线资源，用于芯片内部全局时钟和全局复位/置位的布线；第四类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线。6底层内嵌功能单元内嵌功能模块主要指PLL（PHASELOC

21、KEDLOOP锁相环）、DLL（DELAYLOCKEDLOOP延迟锁定换）、CPU6和DSP9等软处理核（SOFTCORE）。如今越来越丰富的内嵌功能单元，使得FPGA芯片变成了系统级别的设计工具，使FPGA拥有了软硬件联合设计的能力，逐步向SOC平台过渡。7内嵌专用硬核FPGA处理能力强大的硬核（HARDCORE）等效于专用集成电路（ASIC）就是内嵌专用硬核是相对于底层嵌入的软核而言的。为了增强FPGA的性能，芯片生产商在芯片内部集成了一些专用的硬核。举例说明，需多高性能的FPGA芯片内部都集成了串并行收发器（SERDES），使得FPGA可以达到数十GBPS的收发速度，以此来使用通信总线，

22、符符合接口标准；主流的FPGA芯片中都集成了专用乘法器来加快FPGA的乘法速度。表21FPGA芯片内部结构FPGA同传统的可编程逻辑器件相比，有如下几个优点（1）由于集成电路制造工艺的迅速发展，单一芯片内部可以集成数以百万甚至千万记得晶体管，这使FPGA芯片能实现的功能大大增强；（2）由于FPGA内部嵌入式硬件资源的增加，使FPGA在信号处理、嵌入式系统设计等领域应用广泛；（3）FPGA芯片出厂前经过严格测试，设计者不需要承担投片风险，只需在自己的实验室里通过一些软件来完成芯片要实现的功能；（4）使用芯片者可以反复编程、修改FPGA芯片，能够实现多种多样的功能；如今，各大芯片制造商都相继推出利

23、用先进特定工艺生产的高性能、多功能DDS专用芯片，这类DDS专用芯片内部数字信号抖动小，输出信号波形品质高。这些DDS专用芯片虽然满足了电路设计的多种需求，但是DDS专用芯片的控制方式十分固定，在某些时候与系统要求有些许差距，这时候若采用高性能的FPGA器件来设计特定需要的DDS电路，将是一个很好的途径。与用专用DDS芯片相比，用FPGA实现DDS信号发生器的优点（1）有的专用DDS芯片功能虽然比较多，但使用起来不方便，对于一些功能也没有需求，而利用FPGA则可以根据实际情况来编程实现各种比较复杂的功能，这一点比较实用、灵活。（2）对输出的信号质量来说，利用FPGA输出的信号质量虽然比利用专用

24、DDS芯片合成的信号质量来的低，但其误差在允许范围内。7（3）专用的DDS芯片价格比较高，而用FPGA设计的电路不需要多少成本。211FPGA开发板的资源（1）开发板核心ALTERACYCLONEIIFPGA器件EP2C5T144C8（2）ADC20MSPS，8位并行ADC，TLC5510A；1MSPS，8位串行ADC，LTC11962B；（3）DAC100MSPS，10位并行DAC，THS5651；（4）8位数码管显示0F显示、7段；（5）按键输入8位，可配置为电平、16进制码、单脉冲模式；212FPGA开发板内部电路结构图1电源电路，如图21C13010UFC12910UFC13210UF

25、C13110UFVIND27IN58199VVINVDD335VVIN34VOUT2GND1U11SPX1117M333VIN3GND1VOUT24U31SPX1117M350C3101UFC3201UFC3501UFC3401UF9VD30IN5819123J22CON3VDD33VDD12C7201UC6810NFC12410UFVIN1GND2EN3BYP4VOUT5U3SPX381912V图21FPGA电源电路图2时钟电路，如图228ONBOARDCLKR99100NC1GND2CLK3VCC4U550MVDD33C7301U图22FPGA的时钟电路图3DA部分电路，如图23D91D8

26、2D73D64D55D46D37D28D19D010NC11NC12NC13NC14SLP15EXLO16EXIO17BIAS18CMP119AGND20IOUT221IOUT122CMP223AVDD24MOD25DGND26DVDD27CLK28U10THS565133VD5VC4001UC4101UC4201U5V12VR2427K12VR2100RR23100R32184U11ATHS4052567U11BTHS4052C4301UC4401UDAD0DAD1DAD2DAD3DAD4DAD5DAD6DAD7DAD8DAD9DACLKR2633KR27100RR2551KR18100RV

27、R110KD21D32D43D54D65D76D87D98D109D1110VDD11REF12VOUT13GND14PD15LD16WE17CS18D019D120U12TLV5619VREF2V5VDA2_VOUTEXLO5VEXLOEXIO123J1123J2EXIODA2_VOUT12EXTREF23INTREF23INTREF12V12EXTREFDA2_NWEDA2_NLDDA2_NPDDA2_D0DA2_D1DA2_D2DA2_D3DA2_D4DA2_D5DA2_D6DA2_D7DA2_D8DA2_D9DA2_D10DA2_D11DA2_NCSPORT411223344P3POR

28、T4C6801UC8101U图23FPGA的DA电路图4基准电压电路，如图2495VR13620RR13422KC14210UC12301UR12239KVREF4V123U33TL431R13547KVREF2VR13750KR13850K113322VR6200R图24FPGA的DA的基准电压电路图5FPGA核心板实物图，如图25图25FPGA核心板板实物图22DAC0832芯片和OP07单运放简介221DAC0832芯片DAC0832是8位分辨率的D/A转换集成芯片，与微处理器完全兼容。这个DA芯片因其价格低廉、接口电路简单、转换控制容易等优点，在单片机应用系统中得到了广泛的应用。DAC

29、0832由8位输入寄存器、8位DAC寄存器、8位D/A转换器及转换控制电路构成。如图2610图26DAC0832引脚和逻辑结构图DAC0832端口引脚说明，如表22引脚名引脚号引脚说明DI7DI0DI713DI34DI614DI25DI515DI16DI416DI078位数据输入线，TTL电平，有效时间应大于90NS否则寄存器的数据会出错ILE19数据锁存允许控制信号输入线，高电平有效CS1片选信号输入线（选通数据锁存器），低电平有效WR12数据锁存器写选通输入线，负脉冲（脉宽应大于500NS）有效。由ILE、CS、WR1的逻辑组合产生LE1，当LE1为高电平时，数据寄存器状态随输入数据线11

30、变化，LE1向负跳变时将输入数据锁存XFER17数据传输控制信号输入线，低电平有效，负脉冲（脉宽应大于500NS）有效IOUT111电流输出端1，其值随DAC寄存器的内容而变化IOUT212电流输出端2，其值与IOUT1值之和为一常数RFB9反馈信号输入线，改变RFB端外接电阻值可调整转换满量程精度VCC20电源输入端，VCC的范围为5V15VVREF8基准电压输入线，VREF的范围为10V10VAGND3模拟信号地DGND10数字信号地表22DAC0832端口引脚说明根据对DAC0832的数据寄存器和DAC寄存器的不同控制方式，DAC0832有三种工作方式（1）直通方式，（2）单缓冲方式，（

31、3）双缓冲方式，这使得DAC0832适于各种电路的需要，所以这个芯片的应用很广泛。222OP07单运放芯片OP07单运放芯片是一个运算放大器集成电路，低噪声，非斩波稳零的双极性。由于OP07的输入失调电压非常低（对于OP07A最大输入失调电压为25V），所以OP07在很多应用场合不需要额外的调零措施。OP07同时拥有较高的开环增益（对于OP07A开环增益为300V/MV）和较低的输入偏置电流（对于OP07A输入偏置电流为2NA）的特点，这种高开环增益、低失调的优越特性使得OP07适用于高增益的测量设备及放大传感器等方面。如图2712图27OP07单运放引脚图223CD4511译码器和7输入数码

32、管简介CD4511是一个用于驱动共阴极LED数码管显示器的BCD码七段码译码器。具有BCD转换、消隐、锁存控制和七段译码的特性，驱动功能的CMOS电路能提供较大的拉电流，可直接驱动LED显示器。CD451和LED数码管显示器引脚排列如上图所示，其中A1、A2、A3、A4为BCD码输入，A1为最低位。LT为灯测试端，高电平时，显示器正常显示；低电平时，显示器一直显示数码“8”，来检查显示器是否有故障。BI为消隐功能端，低电平时使所有笔段均消隐，高电平时正常显示时。另外CD451具有拒绝伪码的特点，当输入数据超过十进制数91001时，显示字形也自行消隐。LE是锁存控制端，高电平时锁存，低电平时传输

33、数据。AG是7段输出，可驱动共阴LED数码管。所谓共阴LED数码管是指7段LED的阴极是连在一起的，在应用中应接地，限流电阻要根据电源电压来选取，如电源电压为5V时可使用300的限流电阻。如图28，29图28CD4511引脚图13图29LED数码管器引脚图3系统硬件设计1431系统总体硬件结构本课题以ALTERACYCLONEIIFPGA器件EP2C5T144C8为系统核心，5路按键控制输入电路，译码显示电路，D/A转换电路，5V电压源输入电路（添加去耦电容，防止电源内阻产生信号耦合）。电路原理图和PCB图用PROTEL99SE软件绘制，硬件电路用镀铜板制作。总体结构如图31图31系统硬件结构

34、图32系统各个硬件模块电路设计321FPGA核心电路FPGA核心电路即以FPGA为核心，包括晶振电路的输入输出引脚使用。CLK1接晶振输出；PIO_16、18、20、22、24，作为按键的输入脚；PIO_015、19、21、23、25、27、29、31、33、35、37、39、41、43、45、47、49，作为输出到CD4511译码器的输出脚；PIO_26、28、30、32、44、46、48、50，作为输出到DAC0832的输出脚；322D/A转换电路本设计中采用DAC0832芯片和OP07单运放组合成完成D/A转换，DI7DI0由FPGA输出端输入。如图3215图32D/A转换电路323译码

35、显示电路A4A1连FPGA的输出端，CD4511将A4A1输入的BCD码进行译码，转换成数码管显示的七段码。16图33译码显示电路324电源输入电路对于电路来说，始终有驱动的源和被驱动的负载，如果负载电容比较大，驱动电路会对电容充放电，在上升沿较陡峭的时候，电流会比较大，这样很大的电源电流会被驱动电流吸收，由于电路中的电感（特别是芯片管脚上的电感）、电阻，这种电流在正常情况下看，就是一种噪声，它会影响前级的正常工作，这就是耦合。去藕电容就是起到一个电池的作用，避免由于电流的突变而使电压下降，符合驱动电路电流的变化，避免相互间的耦合干扰。具体容值可以根据电流的大小、作用时间的大小等来计算。如图3

36、4图34电源输入电路325按键输入电路按键按下时，电路连通，相应的输出高电平有效；反之，输出低电平，无效。17图35按键输入电路184系统软件设计41系统总体软件结构本课题设计采用QUARTUSII软件进行软件设计仿真，系统拥有5个按键来控制输出波形转换、复位、频率控制和幅度控制，能够显示模式、幅度调节、频率控制字、采样的二进制码，还有一个输出端，接上示波器能检测波形。要想设计出整个系统的结构，首先要理解DDS的原理，如图41图41DDS的原理结构图DDS是一种从相位概念出发直接合成所需波形的数字频率合成技术4，主要通过查波形表实现。由所学过的奈奎斯特抽样定理可知，当抽样频率大于被抽样信号的最

37、高频率2倍时，通过抽样得到的数字信号可以通过一个低通滤波器还原成原来的信号。在工作时钟FS的控制下，频率控制字K与相位寄存器的输出反馈经累加器完成加运算，并把计算结果寄存于相位寄存器，作为下一次加运算的一个输入值。将相位累加器输出的高位数据作为波形存储器的相位地址值，用于查找波形存储器中对应地址的的电压幅值二进制码。这个波形二进制码通过DA转换器便把数字信号转换成模拟信号，在通过低通滤波器滤除模拟信号中的高频成分，使输出的模拟信号更平滑。在整个过程中，当相位累加器做线性累加，当累加器加满量时就产生一次溢出3，DDS系统就完成一个周期输出任务，所以DDS输出频率和频率分辨率6为式（41，42）S

38、NOFKF2输出频率（41）NSOFF2频率分辨率（42）式中，K为频率控制字；FS为参考时钟，N为相位累加器的位宽。总软件结构图，如图42，4319图42DDS模块的结构图图43系统整体软件结构图各模块说明，如表41模块名称输入输出端口名称说明CLK_TRTCLK工作时钟信号输入端CLR系统复位输入端，高电平有效，上升沿触发CLK工作时钟分频后输出端DDSTCLK工作时钟信号输入端CLR系统复位输入端，高电平有效MODEL_SEL0输出波形模式选择控制输入端MODEL_SEL120A3203位波形幅度调节控制输入端M31032位波形频率调节控制输入端S708位波形二进制幅度码输出端CONTR

39、ALCLK分频时钟信号输入端CLR系统复位输入端，高电平有效MODEL模式控制输入端，高电平有效，上升沿触发MUP波形频率加控制输入端，CLK上升沿触发，高电平有效MDOWN波形频率减控制输入端，CLK上升沿触发，高电平有效AK波形幅度控制输入端，高电平有效SEL0波形选择输出端SEL1SEL304位模式选择输出端M31032位频率控制字输出端A203位幅度控制输出端SELTCLK工作时钟输入端SEL_IN304位模式选择控制输入端MIN31032位波形频率控制字输入端AIN203位波形幅度控制字输入端ROM708位波形二进制幅度码输入端MO31032位频率控制字输出端AO203位幅度控制输出

40、端ADDERTCLK工作时钟输入端CLR系统复位输入端，高电平有效M31032位波形频率控制字输入端Q708位二进制地址码输出端FREKMODEL_SEL0输出波形模式选择控制输入端21MODEL_SEL1F708位二进制地址码输入端Q9010位二进制地址码输出端ROMADDRESS9010位二进制地址码输入端TCLK工作时钟Q708位二进制幅值码输出端TIAOFUCOUNT203位幅度控制输入端F708位二进制幅值码输入端S708位二进制幅值码输出端表41系统各个模块说明42部分模块程序设计421相位累加器模块相位累加器模块（ADDER），输入端有TCLK、CLR、A310，输出端有Q70，

41、根据DDS信号发生器原理，在工作时钟频率下，将32位输入数据A310（即频率控制字）与8位输出数据Q70（即相位寄存器的输出反馈），进行加运算，并把计算结果输出并且寄存于相位寄存器中。422波形输出控制模块波形输出控制模块（FREK），输入端有MODEL_SEL0、MODEL_SEL1、F70,输出端有Q70，根据输入数据MODEL_SEL0,MODEL_SEL1，将这两个数据和8位输入地址码F70整合在一起，形成一个10位的地址码，即MODEL_SEL0,MODEL_SEL1，F70，在ROM表中进行寻址。423ROM表模块该模块直接调用QUARTUS软件中的ROM模块，编写MIF文件加载进

42、去即可。MIF文件中，地址数据为10位，共有1024个地址值，内部存储的数据长度为8位。MIF文件中存储了4个基本波形的幅值数据0000FF为正弦波；1001FF为方波；2002FF为三角波；3003FF为锯齿波。424幅度调节控制模块幅度调节模块（TIAOFU），输入端有COUNT20、F70,输出端有S70,将输入的幅度控制数COUNT值的范围在05之间，将ROM表中取出的8位幅值二进制码相右移COUNT位，并输出。425扩展波形选择控制模块本设计中扩展了2个波形输出，即调频波和调幅波。调频波使载波频率按照调制信号幅度改变的调制方式叫调频，经过调频的波叫调频波。调频波频率变化的快慢由调制信

43、号的强度决定，变22化的周期由调制信号的频率决定。调幅波使载波振幅按照调制信号幅度改变的调制方式叫调幅，经过调幅的波叫调幅波。调幅波的振幅大小，由调制信号的强度决定。扩展波形选择控制模块（SEL），输入端有TCLK，SEL_IN，MIN，AIN，ROM，输出端有MO，AO。在工作时钟频率下，根据输入数据SEL_IN，若SEL_IN为4，则输出调频波；若SEL_IN为5，则输出调幅波。本设计中，调频波和调幅波的调制信号都是固定频率、固定幅度的正弦信号波。426按键控制模块按键控制模块（CONTRAL），输入端有CLK，CLR，MODEL，AK，MUP，MDOWN，输出端有SEL0，SEL1，SE

44、L，M，A。有5个按键输入，分别是复位输入CLK、波形模式选择输入MODEL、频率控制字调节输入MUP和MDOWN、幅度调节输入端AK，输入数据都是高电平有效。输入按键CLR，按键触发。输入按键MODEL，按键触发，波形模式总共有6个模式0正弦波；模式1方波；模式2三角波；模式3锯齿波；模式4调频波；模式5调幅波。输入按键AK，按键触发，控制二进制幅值平移量（05之间）。输入按键MUP和MDOWN，工作在分频时钟下，改变频率控制字来改变输出波形频率。235系统调试与测试51系统整机说明实物图，如图51，52，53图51没有插上FPGA核心板的系统实物图图52插上FPGA核心板的系统实物图24图

45、53系统实物图（背面）由于在热转印过程中，操作不严谨，转印后的图上有几根线断裂，所以在焊接实物时加了几根跳线。52系统测试521测试仪器使用的测试仪器，如图54，55图54数字示波器25图55电压源522测试结果说明系统能输出的波形有（1）正弦波，如图56图56正弦波（2）方波，如图5726图57方波（3）三角波，如图58图58三角波（4）锯齿波，如图5927图59锯齿波（5）调频波，如图510图510调频波（6）调幅波，如图51128图512调幅波523实验数据分析本课题设计中，输出频率由频率控制字来控制，输出频率公式6如下式（51）SOFKF322（51）幅度变化通过幅度调节按键控制，范围

46、在05之间，即ROM表中的幅值二进制码将向右频移该数量单位。用这种方法来改变幅值显示出来的效果是十分直接并且明显的，但是由于它的变化量过大，对于幅值本来就小的数据来说，差别会很大，这里我意正弦波来做实际说明（如图517，518，519，520）图517幅度调节为1的正弦波29图518幅度调节为3的正弦波图519幅度调节为4的正弦波图520幅度调节为5的正弦波由这4张图片可以看出，幅度调节越大，输出波形失真越大。由于调频波和调幅波的频率、幅度受到调制信号的影响，所以我仅仅记录下如下波形的数值（在30实验箱上测得），如表51波形频率范围工作时钟50MHZ幅度调节A幅度范围（V）设计理论频率实际测得

47、频率正弦波0093HZ1953125HZ01HZ1953KHZ034117209305403502方波034117208304402501三角波032116207304402501锯齿波532416308205103002表51测试波形数据记录频率误差约有20HZ左右，这主要由DAC芯片本身的转换精度和非线性误差，电路连接，以及测试仪器本身的测量误差造成的。6总结31从开始毕业设计的准备工作到如今毕业设计即将结束，在这短短的几个月时间里，我从理论和实际两个方面对数字频率直接合成这一技术和这项技术的产物DDS信号发生系统有了深刻的了解。本设计主要工作和成果如下所示（1）通过查找资料了解了DDS信

48、号发生器的原理及特性，并分析了通过FPGA来完成实现DDS信号发生器的设计方法。（2）利用QUARTUSII软件，完成了系统的软件设计，包括加法器、频率控制字调节，幅度控制调节、模式选择、基本波形和扩展波形输出。（3）利用PROTEL软件，绘制了系统的原理图和PCB图，为实现系统硬件焊接做好了准备。（4）利用镀铜板、跳线、排针以及电器件手工焊接了电路板。（5）系统调试时，能够输出正弦波、方波、三角波、锯齿波、调频波、调幅波，并能显示波形模式、输出赋值、频率控制字等信息。32参考文献1姜田华实现直接数字频率合成器的三种技术方案D电子技术应用20042谢亮基于FPGA的DDS实现的几种方式J科技广

49、场20063周俊峰，陈涛基于FPGA的直接数字频率合成器的设计和实现J/OL电子零件城1520024杨秀增基于FPGA和DDS信号源设计J电子设计工程，第17卷，第11期71120095汪勐，汪宁，宋晓东使用较少FPGA资源实现DDS的方法J微电子学与计算机2006，第23卷，第8期1811866潘松，黄继业，潘明EDA技术实用教程VERILOGHDL版M第四版北京科学出版社，20102152187刘志宇基于FPGA的DDS双通道波形发生器D20088杨威，左月明，刘洋，王沛华利用FPGA实现DDS信号发生器的研究J山西农业大学学报（自然学科版）20073293329侯伟先基于FPGA的IP核设计技术在惯测系统中的应用与研究D200910LIONELCORDESSESDIRECTDIGITALSYNTHESISATOOLFORPERIODICWAVEGENERATIONPART1JIEEESIGNALPROCESSINGMAGAZINEJULY2004505411LIONELCORDESSESDIRECTDIGITALSYNTHESISATOOLFORPERIODICWAVEGENERATIONPART2JIEEESIGNALPROCESSINGMAGAZINEJULY200411011733附录A系统原理图和PCB图系统原理图系统PCB图3