基于FPGA数字时钟设计-毕业论文.doc

1、摘 要本设计为一个多功能的数字时钟，具有时、分、秒计数显示功能，以 24 小时循环计数；具有校对功能。 本设计采用 EDA 技术，以硬件描述语言 Verilog HDL 为系统逻辑描述语言设计文件，在 QUARTUSII 工具软件环境下，采用自顶向下的设计方法，由各个基本模块共同构建了一个基于 FPGA 的数字钟。系统由时钟模块、控制模块、计时模块、数据译码模块、显示以及组成。经编译和仿真所设计的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，按键进行校准，整点报时，闹钟功能。关键词： 数字时钟，硬件描述语言， Verilog HDL ，FPGAAbstractThe d

2、esign for a multi-functional digital clock, with hours, minutes and seconds count display toa 24-hour cycle count; have proof functions function. The use of EDA design technology, hardware-description language VHDL description logic means for the system design documents, in QUAETUSII tools environme

3、nt, a top-down design, by the various modules together build a FPGA-based digital clock. The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After compiling the design and simulation procedures, the programmable logic device t

4、o download verification, the system can complete the hours, minutes and seconds respectively, using keys to cleared , to calibrating time. And on time alarm and clock for digital clock.Keywords： digital clock,hardware description language,Verilog HDL,FPGA目 录摘 要 . 1Abstract . 2第一章 绪论 . 11.1. 选题意义与研究现

5、状 . 11.2. 国内外研究及趋势 . 11.3. 论文结构 . 2第二章 编程软件及语言介绍 . 32.1 Quarters II 编程环境介绍 . 32.1.1 菜单栏 . 32.1.2 工具栏 . 82.1.3 功能仿真流程 . 92.2 Verilog HDL 语言介 . 102.2.1 什么是 verilog HDL 语言 . 102.2.2 主要功能 . 11第三章 数字化时钟系统硬件设计 . 133.1 系统核心板电路分析 . 133.2 系统主板电路分析 . 153.2.1 时钟模块电路 . 153.2.2 显示电路 . 153.2.3 键盘控制电路 . 173.2.4 蜂鸣

6、电路设计 . 17第四章 数字化时钟系统软件设计 . 184.1 整体方案介绍 . 184.1.1 整体设计描述 . 184.1.2 整体信号定义 . 194.1.3 模块框图 . 204.2 分频模块实现 . 204.2.1 分频模块描述 . 20I4.2.2 分频模块设计 . 204.2.3 分频模块仿真 . 214.3 计时模块实现 . 214.3.1计时模块描述与实现 . 214.3.2计时模块仿真 . 234.4 按键处理模块实现 . 234.4.1 按键处理模块描述 . 234.4.2 按键去抖处理模块设计 . 244.4.3 按键模块去抖仿真 . 244.5 闹钟模块实现 . 2

7、54.5.1 闹钟模块设计 . 254.5.2 闹钟设定模块仿真 . 254.6 蜂鸣器模块实现 . 254.6.1 蜂鸣器模块描述 . 254.6.2 蜂鸣器模块实现 . 264.6.3 蜂鸣器模块仿真 . 274.7 显示模块实现 . 274.7.1 显示模块描述 . 274.7.2 显示模块实现 . 274.7.3 显示模块仿真 . 29第五章 系统调试及运行结果分析 . 305.1 硬件调试 . 305.2 软件调试 . 315.3 调试过程及结果 . 315.4 调试注意事项 . 33第六章 总结和展望 . 345.5 总结 . 345.6 展望 . 34参考文献 . 35II致 谢

8、 .36附 录 .37III浙江理工大学科技与艺术学院本科毕业设计 ( 论文 )第一章 绪论1.1. 选题意义与研究现状在这个时间就是金钱的年代里，数字电子钟已成为人们生活中的必需品。目前应用的数字钟不仅可以实现对年、月、日、时、分、秒的数字显示，还能实现对电子钟所在地点的温度显示和智能闹钟功能，广泛应用于车站、医院、机场、码头、厕所等公共场所的时间显示。随着现场可编程门阵列 ( field program-mable gate array ，FPGA) 的出现，电子系统向集成化、大规模和高速度等方向发展的趋势更加明显， 作为可编程的集成度较高的 ASIC，可在芯片级实现任意数字逻辑电路， 从

9、而可以简化硬件电路， 提高系统工作速度，缩短产品研发周期。故利用 FPGA 这一新的技术手段来研究电子钟有重要的现实意义。设计采用 FPGA 现场可编程技术，运用自顶向下的设计思想设计电子钟。避免了硬件电路的焊接与调试，而且由于 FPGA 的 I /O 端口丰富，内部逻辑可随意更改，使得数字电子钟的实现较为方便。本课题使用 Cyclone EP1C6Q240 的 FPGA 器件，完成实现一个可以计时的数字时钟。该系统具有显示时、分、秒，智能闹钟，按键实现校准时钟，整点报时等功能。满足人们得到精确时间以及时间提醒的需求，方便人们生活。1.2. 国内外研究及趋势随着人们生活水平的提高和生活节奏的加

10、快，对时间的要求越来越高，精准数字计时的消费需求也是越来越多。二十一世纪的今天，最具代表性的计时产品就是电子时钟，它是近代世界钟表业界的第三次革命。第一次是摆和摆轮游丝的发明，相对稳定的机械振荡频率源使钟表的走时差从分级缩小到秒级，代表性的产品就是带有摆或摆轮游丝的机械钟或表。第二次革命是石英晶体振荡器的应用，发明了走时精度更高的石英电子钟表，使钟表的走时月差从分级缩小到秒级。第三次革命就是单片机数码计时技术的应用，使计时产品的走时日差从分级缩小到 1/600 万秒，从原有传统指针计时的方式发展为人们日常更为熟悉的夜光数字显示方式，直观明了，并增加了全自动日期、星期的显示功能，它更符合消费者的

11、生活需求！因此，电子时钟的出现带来了钟表计时业界跨跃性的进步。1基于 FPGA 的数字时钟设计我国生产的电子时钟有很多种，总体上来说以研究多功能电子时钟为主，使电子时钟除了原有的显示时间基本功能外，还具有闹铃，报警等功能。商家生产的电子时钟更从质量，价格，实用上考虑，不断的改进电子时钟的设计，使其更加的具有市场。1.3. 论文结构第一章详细论述了近些年来， 数字化时钟系统研究领域的动态及整个数字化时钟系统的发展状况，同时分析了所面临的问题与解决方案，从而提出了本论文的研究任务。第二章从研究任务着手，选择符合设计要求的常用芯片及其它元器件，详细论述了各接口电路的设计与连接，以模块化的形式，整合数

12、字化时钟硬件的设计从小到大，从局部到整体，循序渐进，最终实现一个功能齐全的数字化时钟系统。第三章根据系统设计要求，着手对数字化时钟系统软件进行功能的实现，将各功能模块有机结合，实现时钟走时，实现闹铃、整点报时附加功能。第四章按照设计思路，在联机调试过程中，对时钟系统的不足和缺点进行分析，将调试过程作重点的记录。第五章对全文的总结，对本系统功能实现以及制作过程中需要注意的方面，及整个系统软件编写中所吸取的经验教训进行论述，同时，也对整个研究应用进行展望。2浙江理工大学科技与艺术学院本科毕业设计 ( 论文 )第二章 编程软件及语言介绍2.1 Quarters II 编程环境介绍运行环境设计采用 q

13、uartus II 软件实现，因此针对软件需要用到的一些功能在这里进行描述 .Quartus II 软件界面简单易操作，如下图 2.1:图 2.1Quartus II 软件界面图2.1.1 菜单栏1) 【File】菜单Quartus II 的【 File】菜单除具有文件管理的功能外，还有许多其他选项3基于 FPGA 的数字时钟设计图 2.2Quartus II 菜单栏图（ 1）【New 】选项：新建工程或文件，其下还有子菜单【 New Quartus II Project】选项：新建工程。【 Design File】选项：新建设计文件，常用的有： AHDL 文本文件、 VHDL 文本文件、 Verilog HDL 文本文件、原理图文件等。【 Vector Waveform Five】选项：矢量波形文件。（ 2）【Open 】选项：打开一个文件。（ 3）【New Project Wizard 】选项：创建新工程。点击后弹出对话框。单击对话框最上第一栏右侧的“ , ”按钮，找到文件夹已存盘的文件，再单击打开按钮，既出现如图所示的设置情况。对话框中第一行表示工程所在的工作库文件夹，第二行表示此项工程的工程名，第三行表示顶层文件的实体名，一般与工程名相同。4