计数器的原理.docx

1、1计数器的原理计数器是数字电路中广泛使用的逻辑部件，是时序逻辑电路中最重要的逻辑部件之一。计数器除用于对输入脉冲的个数进行计数外，还可以用于分频、定时、产生节拍脉冲等。计数器按计数脉冲的作用方式分类，有同步计数器和异步计数器；按功能分类，有加法计数器、减法计数器和既具有加法又有减法的可逆计数器；按计数进制的不同，又可分为二进制计数器、十进制计数器和任意进制计数器。一、计数器的工作原理1、二进制计数器（1）异步二进制加法计数器 图 1 所示为用 JK 触发器组成的 4 位异步二进制加法计数器逻辑图。图中 4 个触发器 F0F3 均处于计数工作状态。计数脉冲从最低位触发器 F0 的CP 端输入，每

2、输入一个计数脉冲，F 0 的状态改变一次。低位触发器的 Q 端与高位触发器的 CP 端相连。每当低位触发器的状态由 1 变 0 时，即输出一负跳变脉冲时，高位触发器翻转。各触发器置 0 端 RD 并联，作为清 0 端，清 0 后，使触发器初态为 0000。当第一个计数脉冲输入后，脉冲后沿使 F0 的 Q0 由 0 变 1，F 1、F 2、F 3 均保持 0 态，计数器的状态为0001；当图 1 4 位异步二进制加法计数器第二个计数脉冲输入后，Q 0 由 1 变为 0，但 Q0 的这个负跳变加至 F1 的 CP 端，使 Q1 由 0变为 1，而此时 F3、F 2 仍保持 0 状态，计数器的状态为

3、 0010。依此类推，对于 F0 来说，每来一个计数脉冲后沿，Q 0 的状态就改变，而对于 F1、F 2、F 3 来说，则要看前一位输出端 Q是否从 1 跳到 0，即后沿到来时，其输出端的状态才改变，否则 Q1、Q 2、Q 3 端的状态同前一个状态一样。这样在第 15 个计数脉冲输入后，计数器的状态为 1111，第 16 个计数脉冲输入，计数器恢复为 0000。由上述分析可知，一个 4 位二进制加法计数器有 24=16 种状态，每经过十六个计数脉冲，计数器的状态就循环一次。通常把计数器的状态数称之为计数器的进制数（或称计数器的模），因此，4 位二进制计数器也可称之为 1 位十六进制（模 16）

4、计数器。表 1 所示为 4 位二进制加法计数器的状态表。计数脉冲和各触发器输出端的波形如图 2 所示。图 2 直观地反映出最低位触发器 Q0 在 CP 脉冲后沿触发，而各高位触发器又是在相邻低位触发器输出波形的后沿触发。从图中还可以看出每经过一级触发器，脉冲波形的周期就增加 1 倍，即频率降低一半，则从 Q0 引出的脉冲对计数脉冲为两（2 1）分频，从 Q1 引出的脉冲对计数脉冲为四（2 2）分频 ，依此类推，从 n 位触发器输出端 Qn 引出的脉冲对计数脉冲为 2n 分频，因此，计数器可以用于分频电路。2对异步二进制加法计数器的特点归纳如下：1）计数器由若干个计数型触发器所组成，各触发器之间

5、的连接方式取决于触发器的类型。如由脉冲下降沿触发的触发器组成，则进位信号从 Q 端引出，如用脉冲上升沿触发的触发器构成计数器，则进位信号从 端引出。Q2）n 个触发器具有 2n 个状态，其计数容量（即能记住的最大二进制数）为 2n-1。表 1 4 位异步二进制加法计数器状态表四位触发器状态计数脉冲数Q3 Q2 Q1 Q0 对应的十进制数0123456789101112131415160 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01

6、1 1 10 0 0 00123456789101112131415163）图 1 所示的二进制计数器的 CP 脉冲只加到最低位触发器，其他各位触发器则由相邻低位触发器的进位脉冲来触发，因此其状态的变换有先有后，是异步的，其计数的速度难以提高。3图 2 4 位二进制加法计数器工作波形（2）同步二进制加法计数器 同步二进制计数器是用计数脉冲同时去触发计数器中各触发器的 CP 端，使各触发器的状态变换与计数脉冲同步，不存在各触发器之间的进位传输延迟，因而计数速度高。同步二进制加法计数器与异步二进制加法计数器的状态表和工作波形都相同。如果计数器是由脉冲下降沿触发的四个 JK 触发器组成，根据表 1

7、可得出各位触发器的 J、K 端的逻辑关系式。1）第一位触发器 F0，每来一个计数脉冲就翻转一次，故 J0=K0=1；2）第二位触发器 F1，在 Q0=1 时，再来一个计数脉冲才翻转，故 J1=K1=Q0；3）第三位触发器 F2，在 Q1=Q0=1 时，再来一个计数脉冲才翻转，故 J2=K2=Q1Q0；4）第四位触发器 F3，在 Q2=Q1=Q0=1 时，再来一个计数脉冲才翻转，故 J3=K3=Q2Q1Q0。由上述逻辑关系式可得出图 3 所示的 4 位同步二进制加法计数器的逻辑图。现分析其工作原理：设触发器初态为 0000。在第一个计数脉冲后沿到达时，F 0 翻转为 1 态，由于此时 F1F3

8、的 J、K 端均为 0，故不翻转，计数器输出为 0001；在第二个计数脉冲到来前，由于 F1 的 J1=K1=Q0=1，故在第二个计数脉冲后沿到达时， F0 由 1 翻转为 0，F 1 由 0 翻转为1，而此时 F2、 F3 的 J、K 均为 0，不翻转，计数器输出为 0010；依此类推，当第十五个计数脉冲后沿到达后，计数器输出为 1111。而第十六个计数脉冲到来，由于各触发器 J、K端均为 1，全部翻转为 0，故触发器返回初态 0000。图 3 4 位同步二进制加法计数器（3）同步二进制可逆计数器组件简介 同时兼有加法和减法两种计数功能的计数器称为可逆计数器。中规模集成计数器 74LS193

9、 是同步 4 位二进制可逆计数器，它同时具有预置数码、加减可逆计数的同步计数功能以及异步清除功能。图 4 所示是它的外形及外引线排列图，功能4图 4 74LS193 外形及外引线排列图表见表 2。当清除端（CR）为高电平时，不管计数脉冲（ CPD、CP U）状态如何，所有计数输出（Q AQD）均为低电平。当置入控制（ ）为低电平时，Q AQD 将随数据输入LD（D 0D3）一起变化，而与 CPD 和 CPU 无关，即它的预置功能也是异步的。该器件的计数是同步的。当一个计数时钟保持高电平时，另一个计数时钟的上升沿能使 QAQD 同时变化。其中，CP U 为加计数时钟输入端，CP D 为减计数时钟

10、输入端。当计数上溢（为 9），并且CPD 为低电平时，加计数进位输出（ ）产生一个低电平脉冲；当计数下溢（为 0），并CO且 CPU 为低电平时，减计数借位输出（ ）产生一个低电平脉冲。B表 2 74LS193 功能表输 入 输 出CR CPU CPD A B C DLD QA QB QC QD1 0 0 d0 d1 d2 d30 1 1 0 1 1 0 0 0 0d0 d1 d2 d3加计数减计数2、十进制计数器十进制计数器也称为二-十进制计数器，它是用 4 位二进制数来表示十进制数的每一位数。如前所述，一个 4 位二进制数共有十六种状态，若用来表示十进制的 10 个状态，需去掉 6 种状态

11、，其方案很多，这个问题就是二-十进制编码，简称 BCD 码。最常用的 8421 码十进制计数器，它是取 4 位二进制数前面的 00001001 来表示十进制的 09 这 10 个数码，而去掉后面的 10101111 6 个数。图 5 所示为由 4 个 JK 触发器组成 1 位异步十进制加法计数器逻辑图，计数脉冲从最低位触发器的时钟端加入，4 个触发器的置 0 端并联连接。图 5 8421BCD 码异步十进制加法计数器工作原理：图中 3 个触发器 F0F2 的各 J、K 端在触发器 F3 翻转（即 Q3=1， =0）之前均为 1，处于计数工作状态，因此在第 17 个计数脉冲作用期间，触发器的翻转

12、情况与5上述图 1 所示的异步二进制加法计数器相同，第 7 个计数脉冲作用后，F 3F0 的状态为0111。第 8 个计数脉冲输入后，F 0、F 1、F 2 相继由 1 态变为 0 态，由于 Q0 同时加到了 F3的时钟端，而触发前 F3 的两个 J 端均为 1，使 F3 由 0 态变为 1 态，即 4 个觖发器的状态变为 1000，此时，Q 3=1， =0，因 与 J1 端相连，阻止下一个由 F0 来的负脉冲触发 F1 使Q3其翻转。第 9 个计数脉冲作用后，F 0 翻转，Q 0=1，计数状态为 1001。当第 10 个计数脉冲到来后，F 0 翻转，Q 0 又由 1 变为 0，但 Q0 这个

13、负跳变不能使 F1 翻转，却能直接去触发F3，由于此时 F3 的两个 J 端均为 0，而 K=1，使 Q3 由 1 变 0，于是使 4 个触发器跳过10101111 6 个状态而复原到初始状态 0000，向高位触发器送出十进制进位信号，从而完成 8421BCD 编码十进制计数过程。十进制加法计数器的波形如图 6 所示。图 6 异步十进制加法计数器时序图二、计数器应用实例用异步计数器 74LS290 实现二-五-十分频用计数器组成分频器是计数器的基本应用之一。74LS290 是一种比较常用的 TTL 电路异步计数器，图 7 所示为其简化原理图。其外形及外引线排列见图 8 所示。74LS290 含

14、有两个独立的下降沿触发计数器，清除端和置 9 端两触发器共用。若以 CPA 为计数输入， QA 为输出，即得到模二计数器（二分频器）；若以图 7 74LS290 简化原理图CPB 为计数输入，Q D 为输出，即得到模五计数器（五分频器）；模五计数器的输出端由高6位到低位依次为 QD、Q C 和 QA。74LS290 也可以接成模十计数器（十分频器），其接法有两种：一种是将 QA 与 CPB 连接，CP A 为计数输入，输出端顺序为 QDQCQBQA 时，执行8421BCD 编码；另一种是 QD 和 CPA 连接，CP B 为计数输入，输出高低位顺序为QAQDQCQB 时，执图 8 74LS29

15、0 外形及外引线排列图行 5421BCD 编码，5421BCD 编码参见表 3 两种常用 BCD 码中 5421BCD 码。74LS290 当S9（1） S9（2） =1 时，则输出为 1001，完成置 9 功能；当 R0（1） R0（2） =1 时，输出为0000，完成置 0 功能；当 S9（1） S9（2） =0，且 R0（1） R0（2） =0 时，执行计数操作。表 4所示为 74LS290 的功能表。表 3 两种常用 BCD 码码型十进制数 8421 码 5421 码012345678900000001001000110100010101100111100010010000000100

16、100011010010001001101010111100权 8421 5421表 4 74LS290 功能表CP R0（ 1） R0（ 2） S9（1） S9（2） 功 能 1 1 0 置 0 1 1 0 置 0 1 1 置 90 0 计数0 0 计数 0 0 计数 0 0 计数7图 9 所示为用一片中规模集成异步计数器 74LS290 通过不同的电路连线，可组成对输入脉冲进行二分频、五分频和十分频的分频电路图。对照 74LS290 功能表可知，图中计数器处于计数工作状态，计数脉冲由相关时钟端输入，在相应的输出端可得到二、五、十分频信号。其中十分频器的 8421BCD 码计数器和 5421BCD 码计数器两种连接方式中，十分频信号分别从 QD 和 QA 端输出。图 9 74LS290 组成的分频器实验电路(a)二分频器 (b)五分频器 (c)十分频器（8421BCD 计数器） (d) 十分频器（5421BCD 计数器）