超大规模集成电路2017年秋段成华老师第三次作业.docx

1、Assignment 31. Using HSPICE and TSMC 0.18 m CMOS technology model with 1.8 V power supply, plot the subthreshold current IDSUB versus VBS, and the saturation current IDSAT versus VBS for an NMOS device with W=400 nm and L=200 nm. Specify the range for VBS as 0 to 2.0 V. Explain the results.IDSUB和V B

2、S的图如下图所示IDSAT versus VBS如下图所示：从图中可以看出，随着V BS的增加I DS在逐渐减小，其中亚阈值区域电流越来越接近0，从而使得NMOS的阈值电压上升，原先的阈值电压出在亚阈值趋于应有电流，但是现在已经没有了。这主要是因为当在源与体之间加上一个衬底偏置电压V SB时，使得源极与衬底之间形成的寄生二极管正向导通，产生一个漏电流，使得I DS减小。同时，它使强反型所要求的表面电势增加并且变为 ,从而使得NMOS导通所需要的阈值电压增大，验证了| -2+|衬偏调制效应。 。阈值电压比没有衬=0+( |2+| |2|)偏的大。* SPICE INPUT FILE: probl

3、em.sp ID-VBS.param Supply=1.8 * Set value of Vdd.lib C:synopsysHspice_A-2007.09tsmc018mm018.l TT * Set 0.18um library.opt scale=0.1u * Set lambda*.model pch PMOS level=49 version=3.1*.model nch NMOS level=49 version=3.1mn Vdd gaten Gnd bn nch l=2 w=4 ad=20 pd=4 as=20 ps=4Vdd Vdd0 SupplyVgsn gaten Gn

4、ddcVbsn bn Gnddc.dc Vbsn 0 -2 -0.05 Vgsn 0.6 1.8 0.2.print dc I1(mn).end2. Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 V power supply, plot log IDS versus VGS while varying VDS for an NMOS device with L=200 nm, W=800 nm and a PMOS with L=200 nm, W= 2 m. Explain the results.图中红线表示NMO

5、S 的I DS对V GS的曲线，从图中可以看出，随着V GS的增大IDS的电流先为0，到后来逐渐增大，最后 IDS对V GS的关系接近一个线性变化，且NMOS的导通电压约为0.43V，当V GS=0.43V的时候NMOS导通。从图中可以看出，随着V DS的增大，相同V GS下I DS在逐渐大，且增大比例越来越小，最后I DS基本达到一个恒定值，约为 475uA。图中黄线表示PMOS的I DS对V GS的曲线，从图中可以看出，随着-V GS的增大I DS的电流先为0，到后来逐渐增大，最后I DS对V GS的关系接近一个线性变化，且PMOS的导通电压约为-0.45V，当V GS=-0.45V的时候

6、PMOS导通。从图中可以看出，随着-V DS的增大，相同V GS下I DS在逐渐大，且增大比例越来越小，最后I DS基本达到一个恒定值，约为428uA。* SPICE INPUT FILE: Bsim3demo1.sp ID-VDS.param Supply=1.8 * Set value of Vdd.lib C:synopsysHspice_A-2007.09tsmc018mm018.l TT * Set 0.18um library.opt scale=0.1u * Set lambda*.model pch PMOS level=49 version=3.1*.model nch NM

7、OS level=49 version=3.1mn drainn gaten Gnd Gnd nch l=2 w=8 ad=40 pd=8 as=40 ps=8mp drainp gatep Vdd Vdd pch l=2 w=20 ad=100 pd=20 as=100 ps=20Vdd Vdd0 SupplyVgsn gaten 0 dcVdsn drainn 0 dcVgsp Vddgatep dcVdsp Vdddrainp dc.dc Vgsp 0 Supply Supply/40 Vdsp 0 Supply Supply/10.dc Vgsn 0 Supply Supply/40

8、Vdsn 0 Supply Supply/10.print dc I1(mp).print dc I1(mn).end3. The figure below shows two implementations of MOS inverters. The first inverter uses only NMOS transistors and M2 acts as， a pull-up (or load) device with W/L = 0.3m /0.2m.a. Show the pull-up device in the first case is in saturation or c

9、utoff during normal operation.b. Use HSPICE to obtain the two VTCs. For TMSC 0.18 m CMOS technology, the source/drain extensions (YD/YS) are 0.5m for the PMOS.c. Find VOH, VOL, VIH, VIL, VM, NML and NMH for each inverter and comment on the results. How can you increase the noise margins and reduce t

10、he undefined region?d. Comment on the differences in the VTCs, robustness, and regeneration of each inverter.a.对于M2的NMOS 管来说， ,=1.8,所以 始终成立，NMOS如果工作，始终工=1.8作在饱和区，当 增大到1.8V- ,则M2管截至，所以M2管要么处于饱和 区，要么截至。b.第一个电路的 VTC图：* SPICE INPUT FILE: Bsim3demo1.sp ID-VDS.param Supply=1.8 * Set value of Vdd.lib C:syn

11、opsysHspice_A-2007.09tsmc018mm018.l TT * Set 0.18um library.opt scale=0.1u * Set lambda*.model pch PMOS level=49 version=3.1*.model nch NMOS level=49 version=3.1.options list node post measoutmn Vout Vin 0 0 nch l=2 w=6 ad=30 pd=6 as=30 ps=6mn1 Vdd Vdd Vout 0 nch l=2 w=3 ad=15 pd=3 as=15 ps=3VddVdd0

12、 SupplyVgsn Vin 0 dc.dc Vgsn Supply 0 Supply/40 .op.print V(Vout).end第二个电路的VTC图：* SPICE INPUT FILE: Bsim3demo1.sp ID-VDS.param Supply=1.8 * Set value of Vdd.lib C:synopsysHspice_A-2007.09tsmc018mm018.l TT * Set 0.18um library.opt scale=0.1u * Set lambda*.model pch PMOS level=49 version=3.1*.model nc

13、h NMOS level=49 version=3.1.options list node post measoutmn Vout Vin Gnd Gnd nch l=2 w=3 ad=15 pd=3 as=15 ps=3mp Vout Vin Vdd Vdd pch l=2 w=6 ad=30 pd=6 as=30 ps=6VddVdd0 SupplyVin Vin 0 dc.dc Vin 0 Supply Supply/40 .op.print V(Vout).endc.第一个图 、 、 、 、=1.46=0.173=0.52=1.03、 、=0.751 =0.348=0.43第二个图 、

14、=1.80、 、 、 、=0=0.625 =0.916 =0.8、 。如果要增大反相=0.625 =0.884器的噪声容限，减小中间的没有定义趋于的范围，那我们需要减小V M处的斜率g，即使得 增大，由于 与V M成反比，所以我们要减小V M,由于|g| |g|， 所以我们可以通过减小V DD来减小V M,但是V DD不能太1+ =小，会使器件的稳定型变差，同时由于亚阈值导通，反而会使噪声容限减小。同时，我们也可以通过调节NMOS和PMOS 的宽度之比来得到一个r值使得 最小，改善噪声容，不如增大W P/WN的比值，设计不对称结构的反相器。d从图中可以看出 VTC曲线、鲁棒性以及再生性都是第二种反相器好，且第二种反相器输出电压范围大，带负载能力强，逻辑状态稳定。对比两种反相器的VTC可以发现，第一种反相器中间的没有定义区域的范围大，且该区域的增益略大于一，如果一个偏离额定值的电压加在该反相器上，则该信号即使能收敛至额定信号值，收敛速度也比较慢，再生性比第二种差。另外第一种反相器的噪声容限相较于第二种反相器的噪声容限低很多，即意味着第一种反相器的抗干扰能力较第二种差很多，鲁棒性差。