1、 74LS74 内部结构 引脚图 管脚 逻辑图 (双 D触发器 )、原理图和真值表以及波形图分析 下面介绍一下 74ls74， 74ls74 内部结构， 74ls74 引脚图， 74ls74管脚图， 74ls74逻辑图。 在 TTL 电路中，比较典型的 d 触发器电路有 74ls74。 74ls74 是一个边沿触发器数字电路器件，每个器件中包含两个相同的、相互独立的边沿触发 d 触发器电路。 (图点击，或下载后可放大 ) (图点击，或下载后可放大 ) - 原理图和真值表以及波形图分析 边沿 D 触发器 : 负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信 号。如果在 CP 高电平期间输入
2、端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在 CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿 D触发器也称为维持 -阻塞边沿 D 触发器。 电路结构 : 该触发器由 6 个与非门组成，其中 G1 和 G2构成基本 RS 触发器。 工作原理 : SD 和 RD 接至基本 RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当 SD=0且 RD=1时 ,不论输入端 D 为何种状态，都会使 Q=1， Q=0，即触发器置 1；当 SD=1且 RD=0时，触发器的状态为 0,SD 和 RD 通常又称为直接置 1和置 0 端
3、。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下： 1.CP=0 时，与非门 G3 和 G4封锁，其输出 Q3=Q4=1，触发器的状态不变。同时，由于 Q3 至Q5 和 Q4 至 Q6 的反馈信号将这两个门打开，因此可接收输入信号 D， Q5=D， Q6=Q5=D。 2.当 CP由 0 变 1时触发器翻转。这时 G3 和 G4 打开，它们的输入 Q3 和 Q4的状态由 G5 和 G6的输出状态决定。 Q3=Q5=D， Q4=Q6=D。由基本 RS 触发器的逻辑功能可知， Q=D。 3.触发器翻转后，在 CP=1 时输入信号被封锁。这是因为 G3 和 G4 打开后，它们的输出 Q3和
4、 Q4的状态是互补的 ,即必定有一个是 0，若 Q3 为 0，则经 G3 输出至 G5输入的反馈线将 G5封锁，即封锁了 D 通往基本 RS 触发器的路径；该反馈线起到了使触发器维持在 0状态和阻止触发器变为 1状态的作用 ,故该反馈线称为置 0维持线 ,置 1 阻塞线。 Q4 为 0 时，将 G3和 G6封锁， D 端通往基本 RS触发器的路径也被封锁。 Q4 输出端至 G6反馈线起到使触发器维持在 1 状态的作用，称作置 1维持线； Q4 输出至 G3 输入的反馈线起到阻止触发器置 0的作用 ,称为置 0阻塞线。因此，该触发器常称为维持 -阻塞触发器。总之，该触发器是在 CP正跳沿前接受输
5、入信号，正跳沿时触发翻转，正跳沿后输入即被封锁 ,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比 ,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。 功能描述 1.状态转移真值表 2.特征方程 Qn+1=D 3.状态转移图 脉冲特性 : 1.建立时间 :由图 7.8.4 维持阻塞触发器的电路可见 ,由于 CP信号是加到门 G3 和 G4上的 ,因而在 CP 上升沿到达之前门 G5 和 G6 输出端的状态必须稳定地建立起来。输入信号到达 D端以后，要经过一级门电路的传输延迟时间 G5的输出状态才能建立起来 ,而 G6的输出状态需要经过两级门电路的传输延迟时间才能建立 ,因此
6、 D端的输入信号必须先于 CP的上升沿到达，而且建立时间应满足： tset 2tpd。 2.保持时间 ：由图 7.8.4 可知，为实现边沿触发 ,应保证 CP=1 期间门 G6 的输出状态不变 ,不受 D端状态变化的影响。为此，在 D=0的情况下，当 CP 上升沿到达以后还要等门 G4 输出的低电平返回到门 G6 的输入端以后 ,D端的低电平才允许改变。因此输入低电平信号的保持时间为 tHL tpd。在 D=1 的情况下，由于 CP上升沿到达后 G3 的输出将 G4 封锁，所以不要求输入信号继续保持不变 ,故输入高电平信号的保持时间 tHH=0。 3.传输延迟时间 ：由图 7.8.3不难推算出
7、，从 CP 上升沿到达时开始计算 ,输出由高电平变为低电平的传输延迟时间 tPHL 和由低电平变为高电平的传输延迟时间 tPLH分别是 :tPHL=3tpd tPLH=2tpd 4.最高时钟频率 ：为保证由门 G1 G4 组成的同步 RS触发器能可靠地翻转， CP 高电平的持续时间应大于 tPHL,所以时钟信号高电平的宽度 tWH应大于 tPHL。而为了在下一个 CP 上升沿到达之前确保门 G5 和 G6 新的输出 电平得以稳定地建立， CP低电平的持续时间不应小于门 G4的传输延迟时间和 tset 之和，即时钟信号低电平的宽度 tWL tset+tpd，因此得到 : 最后说明一点，在实际集成
8、触发器中，每个门传输时间是不同的，并且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。 集成触发器 : 集成 D触发器的定型产品种类比较多，这里介绍双 D触发器 74HC74,实际上， 74型号的产品种类较多，比如还有 7474、 74H74 等。 通过图 7.8.5 中的逻辑符号和 D 触发器 74HC74的逻辑功能表我们可以看出， HC74 是带有预置、清零输入，上跳沿触发的边沿触发器 。 综上所述，对边沿 D触发器归纳为以下几点： 1.边沿 D 触发器具有接收并记忆信号的功能，又称为锁存器； 2.边沿 D触发器属于脉冲触发方式； 3.边沿 D 触发器不存在约束条件和一次变化现象，抗干扰性能好，工作速度快。 (图点击，或下载后可放大 )
