QCA的设计方法.doc

1、QCA 电路的设计方法用数字信号完成对数字量进行算术运算和逻辑运算的电路称为数字电路或数字系统。由于它具有逻辑运算和逻辑处理功能，所以又称数字逻辑电路。现代的数字电路由半导体工艺制成的若干数字集成器件构造而成。逻辑门是数字逻辑电路的基本单元。存储器是用来存储二值数据的数字电路。从整体上看，数字电路可以分为组合逻辑电路和时序逻辑电路两大类。组合逻辑电路为了用 QCA 设计组合逻辑电路，我们需要一种能够表示布尔函数的方法。在 QCA 中，最佳的设计是使用多数逻辑门。这与传统数字电路中使用与门和或门之间，仅仅是因技术的改变引起逻辑风格的变化，但是关于设计风格的固有观念仍然相同。首先，对于使用多数逻辑

2、门为基本单元的综合小型布尔电路，以与门和或门为输入的三输入多数门为例，如图所示：对于复杂的组合逻辑电路，用多数逻辑门表示电路，首先要用卡诺图化简法化简逻辑函数。卡诺图是真值表的变形，它可以将有 n 个变量的逻辑函数的 2n个最小项组织在给定的方格矩阵中，同时为相邻最小项（相邻与项）运用邻接律化简提供了直观的图形工具。卡诺图具有一个重要性质：可以从图形上直观地找出相邻最小项。两个相邻最小项可以合并为一个与项并消去一个变量。在讨论这种方法之前，以一个包含 4 个非相邻最小项的布尔电路为例，介绍根据目前方法【1】表示电路需要的原则：原则：（1）确定布尔函数是不是多数门函数。布尔函数表示一个多数门函数

3、只有它的 4 个最小项在卡诺图中形成“T”或“倒 T”结构，注意， 不是多数门函数。（2）如果函数不是多数门函数，将函数分解成尽可能少的多数门函数。要做到这一点，在卡诺图中找到形成“T”或“倒 T”结构且逻辑上相邻的 four 0-cubes；如果使用表格结构，我们需要找到一个以最小项或最大项为根的由三部分组成的树结构。不管在 T 或数结构中，最多只有一个最大项。（3）为了减少网络门的数量，将一个大型网络分解成尽量少的三输入网络基于上述原则， 可以用 4 个多数门表示，如图：其中：注：由原则（2）可得到 F1 和 F2，原则（3）得到 F3。就目前而言，任何一个三输入逻辑函数都可以用最大限度的

4、 4 个多数门来表示。至于如何应用多数门为基本单元去表示多于三个变量的函数，暂时还不清楚【2】 。时序逻辑电路用设计时序逻辑电路，目前有多种不同的设计方法。下面分别介绍这几种方法：方法 1【3】：将触发器和触发器作为时序逻辑电路的基本单元，然后以时间和延迟相匹配为重点分析时序逻辑电路。作者还提出了一种能够给元胞分配适当时区且满足时序约束的算法，该算法适用于以触发器为基本单元包含平面交联的时序逻辑电路。用 QCA 表示的 RS 触发器结构如图所示，其基本成分是 MV（majority voter，多数表决电路，也就是多数门） 。在 QCA 电路中，一个时钟周期包括 4 个时区。在设计中，同步化的

5、时区数量受到 RS 触发器的内部循环（反馈）限制：内部循环引起的延迟必须是 4 的倍数，即内部循环所需要的时区数是 4 的倍数。D 触发器可以通过带有 4 个时区的 QCA 二进制线构建，在这种方法中，输入信号传输到输出端至少需要 1 个完整的时钟周期的延迟而且通过时间的安排对控制端进行控制。注意，对时间的安排和信号延迟需要仔细考虑。在传统的逻辑电路设计中，时序逻辑电路常常需要同步运行，这种电路可由 Mealy 状态机模型（其输出信号不仅与当前状态有关，而且还与所有的输入信号有关，即可以把Mealy 型的输出看成是当前状态和所有输入信号的函数）表示，Mealy 模型由触发器和组合逻辑两部分构成

6、。同样，该模型可用于用 QCA 表示的时序逻辑电路中。在 QCA 电路中，四相时钟信号不仅控制触发器电路而且控制组合门电路。因此，在 QCA 设计中一个重要的时间限制是对任何一个逻辑门，所有的输入必须同时到达，即所有的输入必须在同一个时区。在同步时序逻辑电路中，不仅所有输入需要在同一时区，而且所有的触发器应该在同一时间进行计算。因此，当进行这种类型的 QCA 电路设计时，必须确保所有有触发器电路输出（经过组合逻辑电路）到下个触发器输入之间的所有路径中的信号有相同的延迟，这样就能满足所有触发器电路的输入同时到达。由上述原则可得 RS 触发器电路时间限制如下：（1）所有的状态变量必须同时更新。如果

7、在触发器电路中，状态变量是 MV 电路的输出，那么，触发器电路中的所有 MV 电路必须处于同一时区。 （2）对每个 MV，所有输入必须同时到达。即所有触发器电路中的一个MV 输出信号到另一个该电路中的 MV 的输入端的所有路径必须具有相同的时间延迟。为了满足 QCA 时序逻辑电路中的时间限制，作者提出了一种分配时区的拉伸算法。在该算法中，基本门电路包括 MV 电路、INV 电路、扇出和线。作者还对 QCA 电路中由平面交联引起的时间限制提出了一种分配算法。以上具体算法课参看论文【3】 。方法 2：通过卡诺图化简，然后以多数门逻辑电路作为基本单元4。以 JK 触发器为例：JK 触发器的 QCA

8、版图方法 3：该方法用于用 QCA 元胞设计同步可测试的时序逻辑电路。通过对传统可逆Fredkin 门在 QCA 中由于单元胞失踪缺陷和附加元胞缺陷引起的错误进行研究，发现上述缺陷会引起会产生一个永久性的错误，即在 F 门中输入和输出之间奇偶校验不匹配。根据奇偶校验保持的性质，任何引起奇偶校验不匹配的错误都会被检测到。通常多个错误很难检测而单个错误可以很有效的检测。该方法基于单个失踪/附加元胞模型，提出了以传统可逆 F 门为基本单元的同步可测试触发器电路。F 门结构如图所示：由 F 门组成的 D 触发器如图所示，其逻辑表达式为：F 门的 QCA 版图其他触发器，如 T 触发器、JK 触发器和

9、SR 触发器均可由 F 门构建，具体见论文5。【1】 R. Zhang, P. Gupta, and N. K. Jha, “Synthesis of majority and minority networks and its applications to QCA, TPL, and SET based nanotechnologies,“ 18th International Conf on VLSI design(VLSIDO5)【2】 Suresh Rai,“Majority Gate Based Design For Combinational Quantum Cellular A

10、utomata(QCA) Circuits“,40th Southeasten Symposium on System Theory University of New Qrleans New Orleans,LA,USA,March 16-18,20083 J.Huang*,M.Momenzadeh,F.Lombardi,“Dsign of sequentail circuits by quantum-dot cellular automata“,Microelectronics Journal 38(2007) 525-5374 Praveen Venkataramani,Saket Srivastava and Sanjukta Bhanja,“Squence Circuit Design in Quantum Dot Cellular Automata“5 Himanshu Thapliyal,“Reversible Logic-Based Concurrently Testable Latches for Molecular QCA“,IEEE Transactions On Nanotechnology,Vol 9,NO.1,January 2010