设计约束.doc

1、第四章 设计约束设计约束描述了设计的目标，这里所说的设计目标主要包括时延目标和面积目标两部分，相应的，设计约束也由时延约束和面积约束两部分组成。4.1 时序电路的时延约束时序电路的时延约束主要包括时钟主频、输入延时、输出延时等内容。4.1.1 创建时钟在 DC 中使用 create_clock 命令创建系统时钟（该命令对当前设计有效），该命令的语法如下：create_clock-period -waveform ：设计的时钟端口 -period ：时钟周期，单位一般为 ns -waveform ：时钟上升沿和下降沿的时刻，从而决定时钟信号的占空比。一般上升沿的时刻设为 0例 4-1 （为 dd

2、fs 设计创建一个 5ns 的时钟，时钟端口为 clk，占空比为 1:1）current_design ddfscreate_clock clk period 5 waveform 0 2.5由于时钟端的负载很大， DC 会使用 Buffer 来增加其驱动能力。但是一般情况下，设计者都使用布局布线工具来完成这项工作，所以有必要指示 DC 不要对时钟网络进行修改，可以使用以下命令：set_dont_touch_network clk在图形界面中，进入 ddfs 的符号描述，选中其时钟端 (clk)，选择 Attributes - Clocks - Specify 菜单。在弹出的 Specify

3、Clock 对话框的 Period 域中填入指定的周期值（本例中是 10），并选择 Dont Touch Network 复选框即可（如图 4-1 所示）。完成以上步骤后，可以在 ddfs 的clk 端口上看到红色的方波标志（如图 4-2 所示）。4.1.2 设置输入延时输入延时的概念可用图 4-3 来解释。M NDQ DQ待 综 合 模 块Td TM Tn Tsclk Tc外 部 逻 辑图 4-3 输入延时的示意图图 4-2 时钟创建成功的示意图(a) Specify Clock 菜单 (b) 创建时钟对话框图 4-1 在 Design Analyzer 中创建时钟在图 4-3 中，假设时钟

4、周期为 Tc，外部逻辑中，触发器的传输延时为 Td，组合逻辑 M 的延时为 TM，待综合的逻辑中，组合逻辑 N 的延时为 TN，触发器的建立时间为 TS。则有：Tc = Td + TM + TN + Ts (1)即：TN + Ts = Tc ( Td + TM ) (2)当系统时钟设置完毕后，T c 已经确定，对待综合模块的输入部分加以约束（即设定TN+Ts 的值），可以通过设定 Td + TM 来实现。这里的 Td + TM 就是 DC 定义的（对于待综合模块的）输入延时。若外部逻辑是寄存器直接输出，则 TM = 0，输入延时就是外部逻辑触发器的延时，一般为 1ns 或更小。在 DC 中，可

5、以使用 set_input_delay 命令来设置输入延时（该命令对当前设计有效），其命令格式如下：set_input_delay-clock -max-min -clock ：输入延时所参考（关联）的时钟 -max：指定输入延时的最大值 -min：指定输入延时的最小值 ：输入延时的大小，单位一般为 ns ：设定输入延时的端口例 4-2（将 ddfs 设计的 mode 输入端的输入延时最大值设为 1ns，最小值设为 0，参考（关联）时钟为 clk）：current_design ddfsset_input_delay clock clk max 1 find (port, “mode”)set

6、_input_delay clock clk min 0 find (port, “mode”)在图形界面中，进入 ddfs 的符号描述，选中 mode 端口，选择 Attribute - Operating Environment - Input Delay 菜单。在弹出的 Input Delay 对话框的关联时钟选择框中选择 clk，在 Max 域中填入 1.00，在 Min 域中填入 0.00，并选中 Same Rise and Fall 复选框即可（如图 4-4 所示）。4.1.3 设置输出延时输出延时的概念可以用图 4-5 来说明。在图 4-5 中，假设时钟周期为 Tc，外部逻辑中，

7、触发器的建立时间为 TS，组合逻辑 M 的延时为 TM，待综合的逻辑中，组合逻辑 N 的延时为 TN，触发器的传输延时为 Td。则有：Tc = Td + TN + TM + Ts (1)即：Td + TN = Tc (TM + Ts ) (2)当系统时钟设置完毕后，T c 已经确定，对待综合模块的输出部分加以约束（即设定Td+TN 的值），可以通过设定 TM + Ts 来实现。这里的 TM + Ts 就是 DC 定义的（对于待综合模块的）输出延时。若待综合模块是寄存器直接输出，则 TN = 0，又由于触发器的传输延时(T d)基本固定，所以待综合模块的输出部分可以不必约束，既可以不设输出延时。

8、DQMNDQ待 综 合 模 块Td TMTnclk Tc外 部 逻 辑Ts图 4-5 输出延时的示意图(a) Input Delay 菜单 (b) 设置输入延时对话框图 4-4 在 Design Analyzer 中设置输入延时在 DC 中，可以使用 set_output_delay 命令来设置输出延时（该命令对当前设计有效），其命令格式如下：set_output_delay-clock -max-min 所有参数、开关含义均与 set_input_delay 命令相同例 4-3（将 ddfs 设计所有输出端的输出延时最大、最小值设为 4ns，参考时钟为 clk）：current_design

9、 ddfsset_output_delay clock clk 4 all_outputs()在图形界面中，进入 ddfs 的符号描述，选中一组输出端口，选择 Attribute - Operating Environment - Output Delay 菜单。弹出 Output Delay 对话框后，在关联时钟选择框内选择clk，在 Max 和 Min 域中填入 9.00，并选中 Same Rise and Fall 复选框即可（如图 4-6 所示）。对另外一组输出端口可同样设置。(a) Output Delay 菜单 (b) 设置输出延时对话框图 4-6 在 Design Analyze

10、r 中设置输出延时4.2 组合电路的时延约束由于组合电路中不带有时钟，所以对它的时延约束主要是规定其输出端到输入端的最大时延，这可以通过 set_max_delay 来实现（该命令对当前设计有效），该命令的格式如下：set_max_delay-from -to ：延时的大小，单位一般为 ns -from ：延时约束的起点 -to ：延时约束的终点例 4-4（将 16 位加法器设计所有输入端到所有输出端的最大延时设为 2ns）：read adder_16.v /*读入 16 位加法器的设计源文件*/set_max_delay 2 from all_inputs() to all_outputs(

11、)在图形界面中，读入源文件后进入设计的符号描述，选中所有的输出端口，选择Attributes - Optimizations Constraints - Timing Constraints 菜单，弹出 Timing Constraints 对话框后，在 Maximum - Rise 域中填入 2.00，并选中 Same Rise and Fall 复选框即可（如图 4-7 所示）。4.3 设计的面积约束(a) Timing Costraints 菜单 (b) 设置时延约束对话框图 4-7 在 Design Analyzer 中设置组合电路的时延约束使用 set_max_area 命令可以对设

12、计的最大面积进行约束（该命令对当前设计有效），其命令格式为：set_max_area-ignore_tns -ignore_tns：忽略负时延裕量总和(TNS)来优化面积。DC 的缺省优化算法是先使 TNS 最小，在此基础上优化面积。使用该开关将使得 DC 忽略 TNS 而优先考虑面积优化 ：约束面积的大小，其单位由不同的工艺库决定例 4-5（将 ddfs 设计的面积约束设为 0，这将指示 DC 尽可能的优化面积）：current_design ddfsset_max_area 0在图形界面中，选中 ddfs 设计，选择 Attributes - Optimizations Constraints - Design Constraints，弹出 Design Constraints 对话框后在 Max Area 域中填入 0 即可（如图 4-8 所示）。(a) Design Constraints 菜单 (b) 设计约束对话框图 4-8 在 Design Analyzer 中设置面积约束