数字钟第六次实验设计0083075.doc

1、一、实验目的使用时序逻辑器件设计一个简易数字钟，熟悉时序逻辑电路的特点，深刻掌握时序的特点，学会使用逻辑器件搭建任意进制计数器。二、实验要求使用Proteus（软件仿真）或集成芯片（硬件）设计一个简易数字钟，尽量使其具时钟一样的计时功能，有定点闹铃功能，校时功能。3、 工作原理1、主要器件：74LS20，74LS08,数码管，74LS00,74LS04，74LS192，NE555（1)74LS19274LS192 十进制同步加/减计数器（双时钟）逻辑符号：192 为 可 预 置 的 十 进 制 同 步 加 / 减 计 数 器 ， 共 有 54192/74192，54LS192/74LS192

2、两种线路结构形式。192 的清除端是异步的。当清除端（MR）为高电平时， 不管时钟端（CPD、CPU）状态如何，即可完成清除功能。 192 的预置是异步的。当置入控制端（ ）为低电平LP时， 不管时钟 CP 的状态如何，输出端（Q0Q3）即可预置成与数据 输入端（P0P3）相一致的状态。 192 的计数是同步的，靠 CPD、CPU 同时加在 4 个触发器上 而实现。在 CPD、CPU 上升沿作用下 Q0Q3 同时变化，从而消 除了异步计数器中出现的计数尖峰。当进行加计数或减计数时 可分别利用 CPD 或 CPU，此时另一个时钟应为高电平。 当计数上溢出时，进位输出端（ ）输出一个低电平脉 冲，

3、其宽度为 CPUUCT低电平部分的低电平脉冲；当计数下溢出时， 错位输出端（ ）输出一个低电平脉DCT冲，其宽度为 CPD 低电 平部分的低电平脉冲。 当把 和 U 分别连接后一级的CPD、CPU，即可进行级联。双列直插封装：引出端符号 错位输出端（低电平有效） DCT进位输出端（低电平有效） UCPD 减计数时钟输入端（上升沿有效） CPU 加计数时钟输入端（上升沿有效）MR 异步清除端 P0P3 并行数据输入端 异步并行置入控制端（低电平有效） LPQ0Q3 输出端（2 ） 74LS00 四 2 输入与非门引出端符号 1A4A，1B4B 输入端 1Y4Y 输出端双列直插封装:功能表： AB

4、Y输入 输出A B Y0 0 10 1 11 0 11 1 0（3） 74LS04 六反向器引出端符号 1A6A 输入端 1Y6Y 输出端双列直插封装：逻辑功能： AY（4） NE555 NE555的特点有： 1.只需简单的电阻器、电容器，即可完成特定的振荡延时作用。其延时范围极广，可由几微秒至几小时之久。2.它的操作电源电压范围极大，可与TTL，CMOS等逻辑电路配合，也就是它的输出准位及输入触发准位，均能与这些逻辑系列的高、低态组合。3.其输出端的供给电流大，可直接推动多种自动控制的负载。4.它的计时精确度高、温度稳定度佳，且价格便宜。5.静态电流最大值 VCC = 5 V, RL = =

5、6mA VCC =15 V, RL = =15mA NE555 引脚位功能配置说明下：Pin 1 (接地) -地线(或共同接地) ，通常被连接到电路共同接地。Pin 2 (触发点) -这个脚位是触发 NE555 使其启动它的时间周期。触发信号上缘电压须大于 2/3 VCC，下缘须低于 1/3 VCC 。Pin 3 (输出) -当时间周期开始 555 的输出输出脚位，移至比电源电压少 1.7 伏的高电位。周期的结束输出回到 O 伏左右的低电位。于高电位时的最大输出电流大约 200 mA 。Pin 4 (重置) -一个低逻辑电位送至这个脚位时会重置定时器和使输出回到一个低电位。它通常被接到正电源或

6、忽略不用。Pin 5 (控制) -这个接脚准许由外部电压改变触发和闸限电压。当计时器经营在稳定或振荡的运作方式下,这输入能用来改变或调整输出频率。Pin 6 (重置锁定) - Pin 6 重置锁定并使输出呈低态。当这个接脚的电压从 1/3 VCC 电压以下移至 2/3 VCC 以上时启动这个动作。Pin 7 (放电) -这个接脚和主要的输出接脚有相同的电流输出能力，当输出为 ON时为 LOW，对地为低阻抗，当输出为 OFF 时为 HIGH，对地为高阻抗。Pin 8 (V +) -这是 555 个计时器 IC 的正电源电压端。供应电压的范围是+4.5 伏特(最小值)至+16 伏特(最大值)。2.

7、总电路图：该电路实现了时间计数功能，校时功能，以及闹铃功能。如图 1 示图 1 简易数字钟电路3、分电路分析：（1）1 HZ 脉冲和 300 HZ 产生部分电路及原理：图 2 555 脉冲产生电路通过 NE555 组成时钟脉冲方波发生器如图 2 示，其输出脉冲为：1SlnT11CR3.5msC2R109lnT2 其中 1HZ 脉冲驱动秒计数，300HZ 驱动闹钟时的喇叭发声。（2）时间计数部分秒钟部分采用 74LS192 组成 60 进制计数器，如图 3： 图 3 秒钟 60 进制计数原理图即：U2 以 10 进制计数，每当 U2 计数到 0 的时候 U1 加 1，U1 则以 6 进制计数，每

8、当 U1计数到 0 时，图 4 的 U4 进 1，分钟加 1。分钟计数部分跟秒钟计数一样，采用 60 进制计数，如图 4：当 U4 计数到 0 时向 U5进 1，U5 计数器加 1；U5 以 6 进制计数，当计数到 0 时向时位进位，U6 计数器加 1，小时加 1.小时位为 24 进制计数，U7、U6 以 24 进制计数，当其计数到 23 时，低位再向它进位 1 次，就变成 00。如图 5 示：图 4 分钟 60 进制计数原理图图 5 小时 24 进制计数原理图（3）显示时间部分：本实验使用 6 位 BCD 码数码管，较七段数码管简单，省略了译码电路。如图 6 示：图 6 数码管显示电路（4）

9、清零部分图 7 清零电路部分Q0 端接到各个计数器的 端，当按下开关后，给各个计数器的 一个低电平，PLPL使各个计数器输出预先制定的值，即初值 0，实现了所有数码管清零功能。如图 7、图8 示。图 8 各数码管均置零（5）校时部当开关 SW1 断开时，FQ0 进位信号顺利通过两个与非门正常计数，当开关闭合后，进位信号对 11 脚输出无影响，手动按下按钮开关产生一个低电平，通过与非门 11 脚输出一个低电平，放开后，11 脚变为高电平，将 11 脚连接到小时低位或分钟地位脉冲输入端，产生进位信号，计数器加 1，实现手动加数，也就是手动校时。如图 9 示。图 9 校时部分电路（6）闹钟部分本实验

10、设定 7 点 29 为闹铃开始时间，响铃一分钟，电路如图 10 示，此处使用 4 输入与非门将设定的小时、分钟高电平信号按逻辑连接到一起，控制与非门 U11 的打开与关闭，当时间计数到设定的时间时，U11 的 10 脚为高电平，与非门打开， 300HZ 的脉冲信号从 9 脚输入，通过一个三极管控制着喇叭发声。图 10 闹钟部分电路（7）总体仿真图（a）(b)(c)(d)(e)图 11 总体仿真图四、总结在此次的数字钟设计过程中，我们更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。也锻炼了自己独立思考问题的能力和通过查看相关资料来解决问题的习惯。虽然这只是一次简单的课程设计，但通过这次课程设计我们了解了课程设计的一般步骤，和设计中应注意的问题，同时我们也掌握了做设计的基本流程，