一种交织器和解交织器的fpga电路实现(图).doc

1、深圳金百泽电子科技股份有限公司（）成立于 1997 年，是线路板行业十强企业，总部设在深圳，研发和生产分布在深圳、惠州和西安等地，为客户提供产品研发的 PCB 设计、 PCB 快速制造、 SMT 加工、组装与测试及硬件集成等垂直整合解决方案，是国内最具特色的电子制造服务提供商。电话：0755-26546699-223一种交织器和解交织器的 FPGA 电路实现(图)交织和解交织是组合信道纠错系统的一个重要环节，交织器和解交织器的实现方法有多种。本文利用Altera 公司开发的 Quartus 软件平台和仿真环境，设计一种交织器和解交织器 FPGA 电路单倍实现的方法，并分析该电路实现的特点。外交

2、织的基本原理实际信道中产生的错误往往是突发错误或突发错误与随机错误并存，如果首先把突发错误离散成随机错误，然后再去纠随机错误，那么系统的抗干扰性能就会进一步得到提高。交织器的作用就是将比较长的突发错误或多个突发错误离散成随机错误，即把错误离散化。交织器按交织方式可分为交织深度固定的交织器（如分组交织器和卷积交织器）和交织深度不断变化的随机交织器；按交织对象可分为码元交织器和码段交织器，这里主要讨论的是交织深度固定的码段交织器。交织和解交织是一种很实用也很常用的构造码方法，不仅可以纠随机错误，还可用来纠突发错误，所以常用于组建信道纠错系统。例如，以n，k线性分组码作为行码，设交织深度为 i，交织

3、编码即是将这一线性分组码排成如图 1 所示的 i 行，n 列的码阵，形成ni，ki交织编码的一个码字，传送按列的次序自左向右传输，即：a1(n-1)a2(n-1).ai(n-1)a1(n-2).ai(n-2).a10a20.ai0，其中 aij 代表一个码段。解交织时，仍排成如图 1 的码阵，并按行的次序自上而下传输，最后再按分组码n，k方式译出。由于信道中的错误被分散到各个行码中去，因此若行码能纠 t 个随机错误或 b 个长突发错误，则ni，ki交织后的码就能纠所有长度 it 或 ib 的突发错误。交织深度 i 是交织和解交织的重要参数。交织深度 i 越大，突发错误的离散度也越大，错误的相关

4、性越小。当 i 足够大时，就可把突发错误离散为随机错误。交织器和解交织器的实现交织器和解交织器实现的基本原理如图 2 所示，其中 I 表示交织深度。由图可见，共有 I 个通道，输入数据依次进入第 0 到 I-1 通道，并按照各自通道上的延时规律输出，交织器和解交织器相同通道上的延时是互补的，延时之和均为 M(I-1） 。这样经过发射机交织器数据输出的先后顺序被打乱，再经过接收机解交织器又被重新恢复。图 2：交织器和解交织器原理图 图 3：单倍交织器实现框图交织器和解交织器电路实现如图 3 所示。由于交织和解交织要对数据进行有规律的延时处理，所以输深圳金百泽电子科技股份有限公司（）成立于 199

5、7 年，是线路板行业十强企业，总部设在深圳，研发和生产分布在深圳、惠州和西安等地，为客户提供产品研发的 PCB 设计、 PCB 快速制造、 SMT 加工、组装与测试及硬件集成等垂直整合解决方案，是国内最具特色的电子制造服务提供商。电话：0755-26546699-223入数据首先被存入一双端口 RAM 中，然后经过一定时延后被读出，此延时由双端口 RAM 的读写地址来控制，因此，其实现的关键在于双端口 RAM 读写地址的产生和分配，不仅要有利于找到地址的变化规律，而且要易于电路实现。RAM 读写地址产生的一种办法是将读写地址映射到 ROM 里，另一种办法是通过电路计算得到读写地址。前者方法简单

6、，实现方便，但是添加 ROM 会占用存储资源，所以一般都采用后者，其实现也并不复杂。后者的实现电路包括单倍实现和双倍实现，所谓单倍和双倍主要是针对 RAM 存储单元的占用量而言，单倍实现所用 RAM 存储单元的容量是双倍的 1/2 左右。我们所设计的 FPGA 电路采用的是单倍实现，实现框图如图 3 所示。下面就简述该设计中双端口 RAM 地址分配及读写地址的生成规律。以 I=12，M=17 的交织器为例。由于交织深度是 12，所以有 12 个通道，表 1 列出每通道的地址分配，其中第 1 行对应图 2 中交织器的第 0通道，第 2 行对应第 1 通道，第 3 行对应第 2 通道，第 12 行

7、对应第 11 通道。第 i 通道共有N=iM+1 个地址，且分配的地址是固定的。RAM 读写地址按照交织器中各通道的延时规律变化，交织器的地址分配如表 1 所示。交织时，第 1 时刻读地址可以是任意的，写地址为 0；第 2 时刻读地址为 1，写地址为 18；第 3 时刻读地址为 54，写地址为 105，第 4 时刻读地址为 3，写地址为 27，第 12 时刻读地址为 946，写地址为1133，第 13 时刻读地址为可以是任意的，写地址为 0，第 14 时刻读地址为 2，写地址为 1，第 15 时刻读地址为 20，写地址为 19，余者依次类推。可见，011 路通道的读写地址按各自的延时规律变化，

8、第 i通道读写地址在本通道向右方向循环相距 i17 个单元。设计电路时，除第 0 通道外，每一通道都可采用一个计数器，每个计数器独立计数，设第 i 通道计数器的计数值为 ai，通道的首地址为 bi，尾地址为ci，这样，得到 RAM 的读写地址的变化规律：第 i 通道读地址：ai + bi； （1） 第 i 通道写地址：ai + bi -1，当 ai 不等于 0 时； ci，当 ai等于 0 时； （2）其中，bi=0+1+.+(i -1)M+i+1；ci=0+1+.+iM+i电路实现如图 4 所示，计数器 0 由 0 到 11 递增计数，产生 12 路始能，分别控制 11 路计数器和直通通路的

9、工作，同时选通其中一路从 12 选 1 电路输出。电路中的 ai、bi、ci，与式 1 和式 2 相对应。由于第 0 通道不需要任何延时，所以用 flag 信号作为 2 选 1 电路选通输入数据直接输出；反之，选通从 RAM读出的数据输出。深圳金百泽电子科技股份有限公司（）成立于 1997 年，是线路板行业十强企业，总部设在深圳，研发和生产分布在深圳、惠州和西安等地，为客户提供产品研发的 PCB 设计、 PCB 快速制造、 SMT 加工、组装与测试及硬件集成等垂直整合解决方案，是国内最具特色的电子制造服务提供商。电话：0755-26546699-223利用 Quartus 仿真波形图如图 5

10、所示。clk 为驱动时钟，synin、dvin、din 分别是输入同步头、有效位和数据，synout、dvout、dout 分别是输出同步头、有效位和数据，flag 是第 0 直通通道标识，rdad、wrad 是 RAM 读写地址。解交织时各通道的地址分配见表 2，由于解交织与交织是互逆的过程，通道的时延相反，所以只要把交织器的地址分配倒置，即交织器的第 0 通道的地址分配变为解交织器的第 11 通道，而第 11 通道的地址分配变为解交织器的第 0 通道。计数器 0 改为由 11 到 0 递减计数，其它部分保持不变，所以交织器和解交织器都可以用图 4 实现，只是计数器 0 的计数方式不同。电路

11、特点分析 仍然以 I=12，M=17 的交织器和解交织器为例。 图 4：交织器和解交织器 图 5：波形仿真图本设计采用单倍实现所用的存储单元总数 Nram=(I-1)M/2+1I=1134，相应要用到地址总线的位数为 Nad=ceillog2(Nram)=11。也就是说，要用到 2k 的双端口 RAM，读写地址线各 11 根。而采用一般的双倍实现占用的存储单元总数 Nram=(I-1)M+1I=2256，相应要用到地址总线位数Nad=ceillog2(Nram)=12。如果采用双倍实现，要用到 4k 的双端口 RAM，读写地址线各 12 根。理论上最简存储单元的占用量为 Nram=(I-1)MI/2=1122，地址总线位数为 Nad=ceillog2(Nram)=11，所以单倍实现的优点是显而易见的，其占用存储单元数为双倍实现的一半，读写地址线各少 1 根，接近于最简占用量。只要交织深度 I 不是很深，该设计方法使用的逻辑单元门数并不多，而且可以节约大量的存储单元，效果是显而易见的。