硬件工程师试题.doc

1、模拟电路 1、基尔霍夫定理的内容是什么？（仕兰微电子）集总电路的基本定律，它包括电压定律和电流定律电压定律 KVL：在集总电路中，任意时刻，沿任意回路，所有之路电压的代数和恒等于零。电流定律 KCL：在集总电路中，任意时刻，对任意结点，所有流出结点的支路电流的总和恒等于零。 2、平板电容公式（未知）C=S/4kd 3、最基本的如三极管曲线特性。 （未知） 输入和输出特性 4、描述反馈电路的概念，列举他们的应用。 （仕兰微电子）在电子电路中，将输出量（输出电压或者电流）的一部分或全部通过一定的电路形式作用到输入回路，用来影响其输入量（放大电路的输入电压或者电流）的措施称为反馈。其中使放大电路的输

2、入量增大的反馈称为正反馈，使放大电路的输入量减少的反馈称为负反馈。例如，在控制系统中，通过对执行机构偏移量（输出量）的检测来修正系统的输入量。 5、负反馈种类（未知）电压并联反馈，电流并联反馈，电压串联反馈和电流串联反馈； 负反馈的优点？降低放大器的增益灵敏度，通过改变输入电阻和输出电阻，改善放大器的线性和非 线性失真，有效地扩展放大器的通频带，自动调节作用 6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子） 7、频率响应，如：怎么才算是稳定的，改变频响曲线的几个方法。 （未知）放大倍数是信号频率的函数，这种函数关系称为频率响应或频率特性。8、给出一个差分运放，如何相位补偿，并画补

3、偿后的波特图。 （凹凸）差分放大电路，对共模信号有很强的抑制作用。在参数完全对称的情况下，共模输出为零。 差分放大电路，又叫差动放大电路，就是当两个输入 Ui1 和 Ui2 之间有差别（即变化）输出电压才有变化。也就是说在静态时，uo=0。 （长尾式的差分放大电路）虽然差分放大电路用了两只晶体管，但确相当于单管放大。它是以牺牲一支晶体管为代价，来换取低温漂。 Q2EBQeVURd(/2AelR9、给出一差分电路，告诉其输出电压 Y+和 Y-,求共模分量和差模分量。 （未知）10、基本放大电路种类（未知） 电压放大器，电流放大器，互导放大器和互阻放大器优缺点，特别是广泛采用差分结构的原因。 11

4、、画差放的两个输入管。 （凹凸） 12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。 （仕兰微电子） 13、用运算放大器组成一个 10 倍的放大器。 （未知） 14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路） ，并求输出端某点 的 rise/fall 时间。(Infineon 笔试试题) 15、电阻 R 和电容 C 串联，输入电压为 R 和 C 之间的电压，输出电压分别为C 上电压和 R 上电 压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤 波器。当 RCq,还有 clock 的delay,写出决 定最大时

5、钟的因素，同时给出表达式。 （威盛 VIA 2003.11.06 上海笔试试题） 18、说说静态、动态时序模拟的优缺点。 （威盛 VIA 2003.11.06 上海笔试试题）19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。 （威盛VIA 2003.11.06 上海笔试试题） 20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入， 使得输出依赖于关键路径。 （未知） 21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异） ，触发器有几种（区别，优 点） ，全加器等等。 （未知） 22、卡诺图写出逻辑表达使。 （威盛 VIA 2003.11.

6、06 上海笔试试题） 23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。 （威盛） 24、 please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛笔试题 circ

7、uit design-beijing-03.11.09） 25、 To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大？（仕兰微电子） 27、用 mos 管搭出一个二输入与非门。 （扬智电子笔试） 28、 please draw the transistor level schematic of a cmos 2 inpu

8、t AND gate and explain which input has faster response for output rising edge.(less delay time)。 （威盛笔试题 circuit design-beijing-03.11.09） 29、画出 NOT,NAND,NOR 的符号，真值表，还有 transistor level 的电路。（Infineon 笔 试） 30、画出 CMOS 的图，画出 tow-to-one mux gate。 （威盛 VIA 2003.11.06 上海笔试试题） 31、用一个二选一 mux 和一个 inv 实现异或。 （飞利浦

9、大唐笔试） 32、画出 Y=A*B+C 的 cmos 电路图。 （科广试题） 33、用逻辑们和 cmos 电路实现 ab+cd。 （飞利浦大唐笔试） 34、画出 CMOS 电路的晶体管级电路图，实现 Y=A*B+C(D+E)。 （仕兰微电子）35、利用 4 选 1 实现 F(x,y,z)=xz+yz。 （未知） 36、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现（实际上就是化 简） 。 37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图，根据输入波形画出各点波形。 （Infineon 笔试） 38、为了实现逻辑（A XOR B）OR （C

10、AND D） ，请选用以下逻辑中的一种，并说明为什 么？1） INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用与非门等设计全加法器。 （华为） 40、给出两个门电路让你分析异同。 （华为） 41、用简单电路实现，当 A 为输入时，输出 B 波形为 （仕兰微电子） 42、 A,B,C,D,E 进行投票，多数服从少数，输出是 F（也就是如果 A,B,C,D,E 中1 的个数比 0 多，那么 F 输出为 1，否则 F 为 0） ，用与非门实现，输入数目没有限制。 （未知） 43、用波形表示 D 触发器的功能。 （扬智电子笔试） 44、用传输门和倒向

11、器搭一个边沿触发器。 （扬智电子笔试） 45、用逻辑们画出 D 触发器。 （威盛 VIA 2003.11.06 上海笔试试题） 46、画出 DFF 的结构图,用 verilog 实现之。 （威盛） 47、画出一种 CMOS 的 D 锁存器的电路图和版图。 （未知） 48、 D 触发器和 D 锁存器的区别。 （新太硬件面试） 49、简述 latch 和 filp-flop 的异同。 （未知） 50、 LATCH 和 DFF 的概念和区别。 （未知） 51、 latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的。 （南山之桥） 52、用

12、D 触发器做个二分颦的电路.又问什么是状态图。 （华为） 53、请画出用 D 触发器实现 2 倍分频的逻辑电路？（汉王笔试） 54、怎样用 D 触发器、与或非门组成二分频电路？（东信笔试） 55、 How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频？56、用 filp-flop 和 logic-gate 设计一个 1 位加法器，输入 carryin 和 current-stage，输出 carryout 和 next-stage. （未知） 57、用 D 触发器做个 4 进制的计数。 （华为） 58、实现

13、N 位 Johnson Counter,N=5。 （南山之桥） 59、用你熟悉的设计方式设计一个可预置初值的 7 进制循环计数器，15 进制的呢？（仕兰 微电子） 60、数字电路设计当然必问 Verilog/VHDL，如设计计数器。 （未知） 61、 BLOCKING NONBLOCKING 赋值的区别。 （南山之桥） 62、写异步 D 触发器的 verilog module。 （扬智电子笔试） module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always

14、 (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 63、用 D 触发器实现 2 倍分频的 Verilog 描述？ （汉王笔试） module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = out; assign cl

15、k_o = out; endmodule 64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器 件有哪些？ b) 试用 VHDL 或 VERILOG、ABLE 描述 8 位 D 触发器逻辑。 （汉王笔试） PAL，PLD，CPLD ，FPGA。 module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 65、

16、请用 HDL 描述四位的全加法器、5 分频电路。 （仕兰微电子） 66、用 VERILOG 或 VHDL 写一段代码，实现 10 进制计数器。 （未知） 67、用 VERILOG 或 VHDL 写一段代码，实现消除一个 glitch。 （未知） 68、一个状态机的题目用 verilog 实现（不过这个状态机画的实在比较差，很容易误解 的） 。 （威盛 VIA 2003.11.06 上海笔试试题） 69、描述一个交通信号灯的设计。 （仕兰微电子） 70、画状态机，接受 1，2，5 分钱的卖报机，每份报纸 5 分钱。 （扬智电子笔试） 71、设计一个自动售货机系统，卖 soda 水的，只能投进三种

17、硬币，要正确的找回钱 数。 （1）画出 fsm（有限状态机） ；（2 ）用 verilog 编程，语法要符合fpga 设计 的要求。 （未知） 72、设计一个自动饮料售卖机，饮料 10 分钱，硬币有 5 分和 10 分两种，并考虑找零：（1） 画出 fsm（有限状态机） ；（2）用 verilog 编程，语法要符合 fpga 设计的要求；（3）设计 工程中可使用的工具及设计大致过程。 （未知） 73、画出可以检测 10010 串的状态图,并 verilog 实现之。 （威盛） 74、用 FSM 实现 101101 的序列检测模块。 （南山之桥） a 为输入端， b 为输出端，如果 a 连续输入

18、为 1101 则 b 输出为 1，否则为 0。 例如 a： 0001100110110100100110 b： 0000000000100100000000 请画出 state machine；请用 RTL 描述其 state machine。 （未知） 75、用 verilog/vddl 检测 stream 中的特定字符串（分状态用状态机写） 。 （飞利浦大唐 笔试） 76、用 verilog/vhdl 写一个 fifo 控制器( 包括空，满，半满信号)。 （飞利浦大唐笔试） 77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x 为 4 位二进制整数输入信号

19、。y 为二进制小数输出，要求保留两位小数。电源电压为 35v 假 设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。（仕兰微 电子） 78、 sram，falsh memory，及 dram 的区别？（新太硬件面试） 79、给出单管 DRAM 的原理图( 西电版数字电子技术基础 作者杨颂华、冯毛官 205 页图 9 14b)，问你有什么办法提高 refresh time，总共有 5 个问题，记不起来了。（降低温 度，增大电容存储容量） （Infineon 笔试） 80、 Please draw schematic of a common SRAM cell with 6 t

20、ransistors,point out which nodes can store data and which node is word line control? （威盛笔试题 circuit design-beijing-03.11.09） 81、名词:sram,ssram,sdram 名词 IRQ,BIOS,USB,VHDL,SDR IRQ: Interrupt ReQuest BIOS: Basic Input Output System USB: Universal Serial Bus VHDL: VHIC Hardware Description Language SDR:

21、Single Data Rate 压控振荡器的英文缩写(VCO)。 动态随机存储器的英文缩写(DRAM)。 名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、 IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散 傅立叶变换)或者是中文的，比如：a.量化误差 b.直方图 c.白平衡 IC 设计基础（流程、工艺、版图、器件） 1、我们公司的产品是集成电路，请描述一下你对集成电路的认识，列举一些与集成电路 相关的内容（如讲清楚模拟、数字、双极型、CMOS、 MCU、RISC、CIS

22、C、DSP、ASIC、FPGA 等的概念） 。 （仕兰微面试题目） 2、FPGA 和 ASIC 的概念，他们的区别。 （未知） 答案：FPGA 是可编程 ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一 个用户的特定要求，能以低研制成本，短、交货周期供货的全定制，半定制集成电路。与 门阵列等其它 ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计 制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点 3、什么叫做 OTP 片、掩膜片，两者的区别何在？（仕兰微面试题目） 4、你知道的

23、集成电路设计的表达方式有哪几种？（仕兰微面试题目） 5、描述你对集成电路设计流程的认识。 （仕兰微面试题目） 6、简述 FPGA 等可编程逻辑器件设计流程。 （仕兰微面试题目） 7、IC 设计前端到后端的流程和 eda 工具。 （未知） 8、从 RTL synthesis 到 tape out 之间的设计 flow,并列出其中各步使用的tool.（未知） 9、Asic 的 design flow。 （威盛 VIA 2003.11.06 上海笔试试题） 10、写出 asic 前期设计的流程和相应的工具。 （威盛） 11、集成电路前段设计流程，写出相关的工具。 （扬智电子笔试） 先介绍下 IC 开

24、发流程： 1.）代码输入（design input) 用 vhdl 或者是 verilog 语言来完成器件的功能描述，生成 hdl 代码 语言输入工具：SUMMIT VISUALHDL MENTOR RENIOR 图形输入: composer(cadence); viewlogic (viewdraw) 2.）电路仿真（circuit simulation) 将 vhd 代码进行先前逻辑仿真，验证功能描述是否正确 数字电路仿真工具： Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl

25、SYNOPSYS VSS MENTOR Modle-sim 模拟电路仿真工具： *ANTI HSpice pspice，spectre micro microwave: eesoft : hp 3.）逻辑综合（synthesis tools) 逻辑综合工具可以将设计思想 vhd 代码转化成对应一定工艺手段的门级电路；将初级仿真 中所没有考虑的门沿（gates delay）反标到生成的门级网表中 ,返回电路仿真阶段进行再 仿真。最终仿真结果生成的网表称为物理网表。 12、请简述一下设计后端的整个流程？（仕兰微面试题目） 13、是否接触过自动布局布线？请说出一两种工具软件。自动布局布线需要哪些基本元 素？（仕兰微面试题目） 14、描述你对集成电路工艺的认识。 （仕兰微面试题目） 15、列举几种集成电路典型工艺。工艺上常提到 0.25,0.18 指的是什么？（仕兰微面试题 目） 16、请描述一下国内的工艺现状。 （仕兰微面试题目）