ADC的九个关键指标.doc

1、ADC 器件的九项关键规格2008.7.1作者：Brad Brannon，美国模拟公司 模拟转换器性能不只依赖分辨率规格大量的模数转换器(ADC)使人们难以选择最适合某种特定应用的 ADC 器件。工程师们选择ADC 时，通常只注重位数、信噪比(SNR) 、谐波性能，但是其它规格也同样重要。本文将介绍 ADC 器件最易受到忽视的九项规格，并说明它们是如何影响 ADC 性能的。1. SNR 比分辨率更为重要。ADC 规格中最常见的是所提供的分辨率，其实该规格并不能表明 ADC 器件的任何能力。但可以用位数 n 来计算 ADC 的理论 SNR：不 过工程师也许并不知道，热噪声、时钟抖动、差分非线性(

2、DNL)误差以及其它参数异常都会限制 ADC 器件的 SNR。对于高性能高分辨率转换器尤其如此。一 些数据表提供有效位数(ENOB)规格，它描述了 ADC 器件所能提供的有效位数。为了计算 ADC 的 ENOB 值，应把测量的 SNR 值放入上述公式，并求解 n。ENOB 提供了有价值的规格说明，而噪声频谱密度（单位：dBm/Hz 或 ）则提供了更有价值的 ADC 性能规格。前 一个规格说明要求已知 ADC 器件的输入阻抗，而后者并不需要，可根据 ADC 器件的采样率、输入范围、SNR（来自数据表）和输入阻抗(dBm/Hz)来计 算这些值。只需知道两种频谱密度值的任一个，就可以选择与转换器前方

3、的模拟电路的性能相匹配的 ADC 器件。这种 ADC 器件选择方法考虑了总体噪声分布的影 响，只需声明转换器的分辨率或ENOB。许多工程师还关注 ADC 器件乱真失真和谐波抑制。他们可能并不了解：谐波性能和乱真畸变 是与 ADC 器件的分辨率规格完全关於的。ADC 设计者会调整 IC 设计特性，以便谐波符合人们对具有 n 位分辨率的 ADC 的预期。因此在选择转换器时，应密切 注意 SNR和无杂散动态范围(SFDR)，但要把这些规格与 ADC 的分辨率位数规定值区分开。2. 应检查电源噪声。电 源抑制比 (PSSR)描述了与 ADC 器件样本网络耦合的电源线路上的噪声信号数量。该噪声作为 AD

4、C 一部分数字输出值出现。许多 ADC 的 PSRR 仅为 30dB 至 50dB。因此电源线路上的噪声和信号将出现在仅比转换器的输入信号低 30dB 至 50dB 的 ADC 输出中。PSRR值会随着电源噪声的频率而增 加（图 1） 。典型情况下，人们使用电源“噪声”和转换器的输入范围来计算 PSSR。因此，对于 ADC 电源引脚的 20mV rms 电源噪声和 0.7V rms 满刻度转换范围，获得的 PSSR 值为-31dB 满刻度(dBFS) 。如果转换器的 PSRR 额定值为 30dB，则噪声（假设是连贯信号）将作为- 61dB FS 谱线出现在 ADC 的输出中。PSRR 信息帮助

5、人们确定必须在 ADC 电源引脚提供多少滤波和解耦。在那些可能会在电源输出端 遭遇过多噪声的电路中，PSRR 变得格外重要。噪声可能来自开关电源，在电源输出端和地放置较大共模信号的电路，以及在磁性或静电环境中工作的电路。如果 未能设计出在 PSRR 方面满足 ADC 要求的电源网络，或者未能为选中的电源挑选出具有合适 PSRR的 ADC，都将导致更多的转换器噪声和更低的频谱性能。3. 应抑制共模信号。ADC 器件的共模抑制比(CMRR)说明了当存在希望进行 ADC 测量的差分信号时的共模信号抑制能力。许多 ADC 均采用差分输入，它们极大减弱了系统中的共模信 号的影响。并且差分输入天生就能抑制

6、偶阶失真乘积。共模噪声可能来自电源纹波、接地平面上感应产生的高功率信号、经过混频器和滤波器的射频泄漏、高强度电 场和磁场。许多时候并未规定 CMRR，因此那些需要转换器 CMRR 数据的工程师必须向 ADC 厂商索要数据，或用厂商的评估板来执行特性描述测试。许多转换器的 CMRR 介于 50dB 和 80dB 之间。图 2 描绘了单端电路中 ADC 器件的数字值(图中 a 所示) ，其中的共模噪声信号成为了模拟输入的一部分，并被相应数字化。(b)中的图片表明，配置了差分输入的相同 ADC 几乎完全抑制了噪声。时钟规格同样重要施加到 ADC 器件的时钟信号质量对性能的影响可能超出预期。遗憾的是，

7、并非所有 ADC器件厂商都提供时钟数据，因此有时也许难以确定时钟规格。4.应保持高回转率ADC 的时钟输入回转率规定了达到转换器额定性能所需的最小回转率。目前多数转换器都有一个具备足够增益的输入时钟缓冲器，以便恰当定义采样时刻ADC 的输 入信号采样时间。然而，缓慢的回转率可能导致采样时刻时序的不确定性，并将导致数字输出端的过多噪声。为了达到 ADC 的额定噪声性能，工程师应达到或超过 最小时钟输入回转率规格。5.抖动会增加测量误差孔径抖动把 ADC 内部时钟的不确定性（亦称“ 抖动”）与 ADC 的 SNR 关联起来，如下式所示：如 图 3 所示，少量时钟抖动将改变 ADC 输入信号上的采样

8、点，并因此可能造成较大的测量误差。在低频应用中，抖动的影响也许无关紧要，但随着被测信号的频率增 加，由抖动导致的噪声也会增加。ADC 数据表只为转换器规定了孔径抖动。此外，还必须考虑外部时钟信号抖动，它以 rms 方式（即平方和的平方根）增加了内 部孔径抖动。如果未能使用抖动足够低的时钟信号，就将导致低于预期的 ADC 性能。除了来自时钟抖动的更多噪声以外，采样过程中还 会出现一个额外的噪声现象。 ADC 采样过程在部分程度上包含频域内的卷积。这样，时钟信号的任何非谐波分量将被卷积到数字化输出上，并将作为输出失真出 现。因此，向 ADC 供应的时钟信号应具有尽可能高的频谱纯度，并按照具体应用和

9、上述公式的定义来给出最大抖动。6.孔径延时孔 径延时发生在人们向 ADC 施加“CONVERT” 选通脉冲和对未知模拟信号进行实际采样之间。如今的转换器具有较短的孔径延时，约为一纳秒或更短。延时可 能为正或负，甚至为零。负孔径延时表明：模拟信号路径包含的延时比转换选通脉冲路径更长。这导致采样时刻似乎出现在施加转换信号之前。对于许多应用而言， 孔径延时并不重要。然而，如果必须知道准确的采样时刻，则孔径延时就会变得重要起来。 （多数数据表规定的是典型孔径延时，而不是最坏的情形。 ）7.转换时间和等待时间转换时间和等待时间是密切相关的规格。模数转换并不立即发生。例如在逐次逼近转换器中，对于 n 比特

10、转换，至少要花 n 个时钟周期。因此，在向 ADC 施加 CONVERT 选通脉冲和输出数字值之间会发生延时，即转换时间。 （输出引脚会指示 ADC 的转换完成状态。）采 用管线式拓扑结构的 ADC 具有内在的转换等待时间，它直接对应于用来产生数字输出的管线或内部数字级的数量。通常是以管线延时的形式来声明转换等待时间。 把这个等待时间乘以应用中使用的采样时钟周期，就可算出实际转换时间。在必须准确说明时间时（正如在反馈环路中那样） ，这两个规格都起着重要作用。8.唤醒 ADC为 了省电，一些电路在不工作时可能会把 ADC 断电。但在通电后， ADC 需要时间让它的内部基准和时钟稳定下来。在这个启

11、动期间，转换可能产生异常结果。为了 确保准确转换，系统在使用转换结果之前，必须等待 ADC 厂商规定的启动时间。应尽可能早地接通 ADC来保证在需要时数据是准确的。9.不要使输出过载ADC 数据表为数字输出规定了驱动能力。但是，如果使用最大驱动电流，就可能会使转换器性能下降。在某条实际电路中，由某 ADC 的 CMOS 输出端（它的回转率为 1V/nsec）驱动的 10-pF 电容负载在回转期间将消耗 10mA 电流。如果 16 位同时开关，则总电流可能达到 160mA。仅为 0.1ohm 的内部电阻 将导致 16-mV 电压降。在输入范围为2V 的 16 位转换器中，电位噪声将 “淹没”AD

12、C 的 9 个 LSB。为了降低 ADC 器件电源引脚上的电压降，必须使输出负载最小化，恰当解耦电源输入，并优化 PCB 布局。许多转换器现在提供低压差分信号 (LVDS)输出。这些输出降低了开关电流，并因此改善了性能。PCB 布局影响性能虽 然 PCB 设计要求通常不出现在数据表中，但信号和功率布局可能会极大影响转换器性能。低劣的布局会导致性能下降。例如，如果电路未能包含足够的解耦电容， 则电路会“看到”过多的电源噪声。由于 ADC 具有有限的 PSRR 特性，因此这些噪声将耦合进入模拟输入，并破坏 ADC 数据的数字输出“ 频谱”，如图 4 所 示。CMRR 和输入阻抗等其它规格具有类似的灵敏度。并且工程师也许会忘记：噪声可能会调制 ADC 的时钟信号，这会把噪声与模拟输入卷积起来，并导致额外 寄生信号。当工程师为应用选择转换器时，应该考虑器件的所有规格，甚至是那些看起来并不重要的规格。正是这些“不重要的” 规格经常限制设计方案中的 ADC 性能。