专用集成电路与系统设计.ppt

1、专用集成电路与系统设计,专用集成电路与系统设参考资料,1）Jan M. Rabaey，Anantha Chandrakasan, Borivoje Nikolic :Digital Integrated Circuits, A Design Perspective , Second Edition,Prentice Hall ，中译本：数字集成电路，电路、系统与设计，周润德译，电子工业出版社2）Sung-Mo Kang, CMOS Digital Integrated Cireuits Analysis and Design,Third Edition,（美国）康松默，CMOS数字集成电路，王

2、志功译电子工业出版社 2009年06月,第一章 绪论,第一节历史的回顾：微电子科学技术与IC 的发展进程, 1947年12月16日 第一个晶体管 Brattain 与Bardeen Bell实验室 1950年4月 实用结型晶体管 Shockley, Morgan, Sparks 和Teal 1958年8月 第一个集成电路 Kilby TI公司 1959年1月 实用平面工艺IC Noyce 仙童公司 1960年 第一个MOS晶体管 Atalla, Kahng Bell实验室 1965年 集成度增长定律 Gordon Moore 仙童公司 1968年 1T- DRAM 专利 R.Dennard U

3、.S.P3387286 1971年7月 第一个微处理器 4 bit Intel公司 , 里程碑, 集成电路规模定义,现在微电子集成电路已进入吉规模时代！,存储器集成复杂度的发展趋势,Digital Ink,新型显示方法,Microvision, Inc.,IEEE Spectrum, Nov 2004, p. 33Laser Focus World, 40, 12, 71-74, 2004, 激光束通过MEMS 直接在眼球 视网膜上扫描，产生彩色图像。 应用：可现场指导操作 已有： “Nomad Expert Technician System” 外科医生手术 特点 最短路径 耗电极低 保密性

4、强 涉及多个学科领域,18nm FinFET,FinFET（1999年发布 ）称为鳍（qi）式场效晶体管（FinField-effecttransistor；FinFET）是一种新的互补式金氧半导体（CMOS）晶体管，闸长已可小于25奈米，未来预期可以进一步缩小至9奈米，约是人类头发宽度的1万分之1。由于此一半导体技术上的突破，未来芯片设计人员可望能够将超级计算机设计成只有指甲般大小。 FinFET源自于目前传统标准的晶体管场效晶体管 （Field-effecttransistor；FET）的一项创新设计。在传统晶体管结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的

5、架构。在FinFET的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路的两侧控制电路的接通与断开。这种设计可以大幅改善电路控制并减少漏电流（leakage），也可以大幅缩短晶体管的闸长 。,另外一种是基于SOI的超薄绝缘层上硅体技术 （UTB-SOIUT，2000年发布，FDSOI晶体管技术）。法国Soitec公司推出300mm UTB-SOI的晶圆样品，这些晶圆的顶层硅膜原始厚度只有12nm，然后再经处理去掉顶部的7nm厚度硅膜，最后便可得到5nm厚度的硅膜。这便为UTB-SOI技术的实用化铺平了道路。,对下一代半导体芯片产品而言，22/20nm节点之后的下一代，FinFET和UTB-SOI均

6、会有自己的用武之地。,网络时代的器件超越体硅的发展,第二节摩尔定律（Moores Law）,1965年，Intel公司的Gordon Moore 注意到单块芯片上的晶体管数目每18至24个月（1.5年至2年）翻一倍。他在美国Electronics杂志35周年纪念文章中预言：“芯片元件数每18个月增倍，而元件成本减半”,Electronics, 1965年4月19日.,如果汽车工业具有与集成电路相同的开发周期，那今天的劳斯莱斯只值100美元，而且每加仑汽油可以跑100万英里？,Moore 定律, IC能力随时间按指数规律增长 特征尺寸与集成度 性能与功能 芯片尺寸与面积 成本, 代的定义为4倍能

7、力， 2年/代 至 3年/代。来自于： 特征尺寸：0.7x，意味集成度2x。 速度：2x 芯片尺寸：1.5x，意味芯片面积2x 成本：单位功能成本0.7x/年,微处理器晶体管数的增长趋势（微处理器的发展符合摩尔定律）,INTEL微处理器,每1.96年翻一倍!,晶体管数,最先进微处理器的晶体管数目每 2 年翻一倍,微处理器工作频率的增长趋势,最先进微处理器芯片的工作频率每2 年翻一倍,微处理器单个芯片（die）尺寸的增长趋势,微处理器单个芯片尺寸每年增长7% 每10年增长2X,Intel 微处理器30年来的发展历史,每晶体管成本,Wafer（圆片）直径不断加大1994年开始：8英寸（200mm）

8、 2001年开始：12英寸（300mm）,国际半导体技术发展规划（ITRS）（International Technology Roadmap for Semiconductors）,美国全国半导体技术发展规划（1994）NTRS（National Technology Roadmap for Semiconductor）,美国半导体行业协会（SIA）在美国政府的大力支持下，为促进微电子技术的发展，协调各方面科研、生产工作，从94 年开始，每隔两年制定或修改一次半导体技术发展规划（开始称为美国半导体技术发展规划）。,国际半导体技术发展规划,ITRS（International Technolo

9、gy Roadmap for Semiconductor）,1997年，由于日本、欧洲、南韩和中国台湾的参加，改称为国际半导体技术发展规划。,规划的跨度为15 年，以Moore 定律为依据。,ITRS 自1997年以来欧、日、韩、台湾及美国研究人员合作下的7个版本,2004,ITRS 20062008,自20世纪70年代以来，集成电路一直遵循摩尔定律： 每两年集成度增加2 倍 成本降低一半今后集成电路的技术进步，是否仍将继续遵循摩尔定律？硅是否仍然是制造集成电路的主要材料？世界集成电路还有多长时间的高速增长期？,第三节深亚微米（DSM）技术对集成电路设计的挑战,产品复杂度不断增加给设计带来许多

10、要解决的宏观问题,不断增长的市场需求对半导体产品的功能和性能提出更高要求,手机,手机销售额,1996 1997 1998 1999 2000单位：个 48M 86M 162M 260M 435M,(资料来源： Texas Instruments),人类总是在不断地挑战极限,芯片复杂度的增长速度超过了设计能力的增长速度,设计能力的发展趋势,深亚微米/超深亚微米的设计成本越来越高,挑战集成电路设计的原因,（1）功耗和功率密度不断增长,最先进微处理器的功耗持续增长,资料来源： Intel,功率的传送和功耗将成为集成电路发展的主要障碍,资料来源： Intel,微处理器功率密度的增长趋势,过高的功率密度

11、使pn 结不能保持在较低的温度下,芯片上的功率密度分布不均匀导致温度分布不均匀,处理器温度分布不均匀：出现Hot Spots,处理器温度场,AGUs: performance and peak-current limitersHigh activity thermal hotspotGoal: high-performance energy-efficient design,设计要求：达到“ 性能能量” 高效率,高效的散热封装,亚阈值漏电功耗将超过动态功耗,亚阈值漏电功耗将有可能使摩尔定律不再成立！,降低集成电路功耗成为新的设计重点,传统的2D 的设计方法向包括功耗优化的3D 的设计方法转变,

12、（2）互连的设计和分析日趋复杂,互连延时,互连能耗,（3）IR 压降和L(di/dt) 噪声的影响日趋严重,在低电源电压下，IR 压降和L(di/dt) 噪声将成为对集成电路设计的又一挑战！,（4）工艺偏差严重挑战设计的确定性,芯片之间阈值电压的偏差,阈值偏差引起频率分散,频率与漏电的分布,今后几十年摩尔定律将遇到前所未有的严重挑战（计算密度、工作功耗密度、漏电功耗密度大幅度增长、芯片温升与冷却日益严重）,设计抽象层次,数字集成电路设计方法的演变 手工制作设计自动化 基于单元库和IP核、自上而下的层次化设计 设计抽象是关键“黑盒子”或“模型” 参数简化，但足以精确到满足上一层设计需要 “分而治

13、之”方法降低处理复杂度 不直接面临众多晶体管，而是一组复用的单元 加法器例子： 预设计好模型用于上层设计 模型参数可精确刻画行为,设计关注问题,系统结构级 算法：C+、matlab模块级 RTL（VHDL/Verilog HDL语言）门级（逻辑） 逻辑综合/时序/功耗分析晶体管级（电路） 模拟电路分析器件级（版图） 布局布线/验证/后仿真,设计关注问题,自上而下的层次化设计流程,RTL（VHDL/Verilog HDL语言）： ModelsimMentor Graphics VCS Synopsys NC-Verilog VerilogXLCadence逻辑综合/自动布局布线 DesignCo

14、mpilerSynopsys AstroSynopsys SiliconEncounterCadence晶体管电路仿真 Hspice/StarsimSynopsys Spectra Cadence EldoMentor后端设计/验证 Icfb/Dracula Cadence CalibreMentor,EDA 设计工具,模拟设计自动化？ 有效模型困难 参数众多 工艺依赖性 连续信号 单元电路结构各异 单元库数目庞大，复用效率低,设计关注问题,设计自动化引出的问题 数字设计人员了解数字集成电路设计是否必要？ 门和模块是否是最小的设计实体 亦即寄生和晶体管不再要考虑？答案 有必要了解电路设计、需考

15、虑寄生和晶体管细节理由 在设计单元/模块库时需要 建立精确的单元/模块模型 深入了解器件内部物理特性,设计关注,工艺换代迅速，需重更新单元库的设计 单元库无法简明直接随工艺转换设计高性能微处理器时 全定制基于单元库的自动化设计 高速寄存器文件工艺先导的电路性能需人工干预 大容量存贮器，DRAM/Flash/,设计关注,理由：,SoC规模、速度、功耗日增 互联线寄生引入延时、面积和功耗不可忽略，需人工干预 工艺按比例缩小时，显露出的全局布线问题 同步时钟的偏离和电源网络的压降分布等 随电路规模不断增加而带来的功耗问题 需了解电路结构的细节才能优化 互联、器件寄生制造好的电路若偏离仿真，需了解原因时需要道理知识 工艺偏离？封装电感？时钟不理想？,设计关注,理由,单元库/宏单元有效模型的构造 工艺迁移1代/2年 尖端工艺对高性能设计的挑战 低电压电源分布网络 苛刻噪声容限/速度 高频时钟互连网络 偏斜/互扰/EMI/低功耗 可靠性 ESD/Latch-up,设计关注,自动化与人工设计结合的必要性,2010年的硅集成电路,