EDA选择题.doc

1、1 在 EDA 工具中，能完成在目标系统器件上布局布线软件称为（C ）A.仿真器 B.综合器C.适配器 D.下载器2 在执行 MAX+PLUS的（ D）命令，可以精确分析设计电路输入与输出波形间的延时量。A .Create default symbol B. SimulatorC.Compiler D.Timing Analyzer3VHDL 常用的库是（A）A. IEEE B.STDC. WORK D. PACKAGE4下面既是并行语句又是串行语句的是（C）A.变量赋值 B.信号赋值C.PROCESS 语句 D.WHENELSE 语句5在 VHDL 中，用语句（D）表示 clock 的下降沿

2、。A. clockEVENT B.clockEVENT AND clock=1C. clock=0 D. clockEVENT AND clock=01 IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为_A_。A .软 IP B.固 IP C.硬 IP D.都不是2综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_D _是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；C

3、.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 。3大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是_C_。A.FPGA 是基于乘积项结构的可编程逻辑器件；B.FPGA 是全称为复杂可编程逻辑器件；C.基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D.在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。4进程中的变量赋值语句，其变量更新是_A _。A.立即

4、完成；B.按顺序完成；C.在进程的最后完成；D.都不对。5VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_D_。A.器件外部特性；B.器件的综合约束；C.器件外部特性与内部功能；D.器件的内部功能。6.不完整的 IF 语句，其综合结果可实现_A_。A. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路7子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化） ，以及提高运行速度（即速度优化） ；指出下列哪些方法是面积优化_B_。流水线设计 资源共享 逻辑优化 串行化 寄存器配平 关键路径法A. B. C. D. 8下列标识符

5、中，_B_是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D. signall9关于 VHDL 中的数字，请找出以下数字中最大的一个：_A_。A. 2#1111_1110#B. 8#276#C. 10#170#D16#E#E110下列 EDA 软件中，哪一个不具有逻辑综合功能： _B_。A.Max+Plus IIB.ModelSimC.Quartus IID.Synplify1、2. 基于 EDA 软件的 FPGA/CPLD 设计流程为：原理图/HDL 文本输入_A _综合适配_B_编程下载 硬件测试。P14A. 功能仿真 B. 时序仿真C. 逻辑综合 D.

6、配置3. IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为_A_。P25A. 软 IP B. 固 IPC. 硬 IP D. 全对4. 综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_D _是错误的。P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用

7、电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的） 。5. 大规模可编程器件主要有 FPGA、CPLD 两类，其中 CPLD 通过_A_实现其逻辑功能。P42A. 可编程乘积项逻辑 B. 查找表（LUT ）C. 输入缓冲 D. 输出缓冲6. VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_B_。 P274A. 器件外部特性 B. 器件的内部功能 C. 器件外部特性与内部功能 D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化） ，以及提高运行速度（即速度优化） ；下列方法中_A _不属于

8、面积优化。P238A. 流水线设计 B. 资源共享C. 逻辑优化 D. 串行化8. 进程中的信号赋值语句，其信号更新是_B_。P134A. 立即完成 B. 在进程的最后完成C. 按顺序完成 D. 都不对9. 不完整的 IF 语句，其综合结果可实现_A_。P147A. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路10. 状态机编码方式中，其中_A _占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221A. 一位热码编码 B. 顺序编码C. 状态位直接输出型编码 D. 格雷码编码1IP 核在 EDA 技术和开发中具有十分重要的地位；提供用

9、 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为_ D _。A .瘦 IP B.固 IP C.胖 IP D.都不是2综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_ D _是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3大规模可编程器件主要有 FPGA、CPLD 两类，下列对

10、 FPGA 结构与工作原理的描述中，正确的是_C_。A. FPGA 全称为复杂可编程逻辑器件；B. FPGA 是基于乘积项结构的可编程逻辑器件；C.基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；D.在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。4进程中的信号赋值语句，其信号更新是_C_。A.按顺序完成； B.比变量更快完成；C.在进程的最后完成； D.都不对。5 VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_ B _。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内

11、部功能。6不完整的 IF 语句，其综合结果可实现_ A _。A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路7子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化） ，以及提高运行速度（即速度优化） ；指出下列哪些方法是面积优化_ B _。流水线设计 资源共享 逻辑优化串行化 寄存器配平关键路径法A. B. C. D. 8下列标识符中，_ B _是不合法的标识符。A. State0 B. 9moon C. Not_Ack_0 D. signall9关于 VHDL 中的数字，请找出以下数字中最大的一个：_ A _。A. 2#1111_1110# B. 8#276#

12、C. 10#170# D. 16#E#E110下列 EDA 软件中，哪一个不具有逻辑综合功能：_ B _。A. Max+Plus II B. ModelSimC. Quartus II D. Synplify1 基于 VHDL 设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：（D）A B. C D2 执行 Quartus II 的( B )命令，可以检查设计电路错误。A Create Default Symbol B Compiler-编译 C Simulator -时序仿真 D Timing Analyzer -时序分析3. 在

13、设计输入完成后，应立即对设计文件进行（C）。A 编辑 B 编译 C 功能仿真 D 时序仿真4. 在 VHDL 中用（C ）来把特定的结构体关联一个确定的实体，为一个大型系统的设计提供管理和进行工程组织。A 输入 B 输出 C 综合 D 配置5 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）及提高运行速度(即速度优化)，下列方法(A )不属于面积优化。A 流水线设计 B 资源共享 C 逻辑优化 D 串行化6 不完整地 IF 语句，其综合结果可实现（） A 时序逻辑电路 B 组合逻辑电路 C 双向电路 D 三态控制电路7下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是

14、不正确的（）。A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B.原理图输入设计方法一般是一种自底向上的设计方法；C.原理图输入设计方法无法对电路进行功能描述； D.原理图输入设计方法也可进行层次化设计。8 在 VHDL 语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是（C）A. PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；C.进程由说明部分、结构体部分、和敏感信号三部分组成；D.当前进程中声明的变量不可用于其他进程9 IP 核在 E

15、DA 技术和开发中占有很重要的地位，提供 VHDL 硬件描述语言功能块，但不涉及实现该功能模块的具体电路的 IP 核为( C )A 硬件 IP B 固件 IP C 软件 IP D 都不是10 综合是 EDA 设计的关键步骤，下面对综合的描述中错误的是（ ）A 综合就是把抽象设计中的一种表示转换成另一种表示的过程。B 综合就是将电路的高级语言转换成低级的，可与 FPGA/CPLD 相映射的功能网表文件。C 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。11 大规模可编程器件主要有 CPLD 和 F

16、PGA 两类，下面对 FPGA 结构与工作原理描述中，正确的是（C）A FPGA 全称为复杂可编程逻辑器件B FPGA 是基于乘积项结构的可编程逻辑器件。C 基于 SRAM 的 FPGA 器件，每次上电后必须进行一次配置。D 在 Altera 公司生产的器件中，MAX7000 系列属于 FPGA 结构12 大规模可编程器件主要有 CPLD 和 FPGA 两类，其中 CPLD 通过（A）实现其逻辑功能。A 可编程乘积项逻辑； B 查找表(LUT) C 输入缓冲 D 输出缓冲13 进程中的信号赋值语句，其信号更新是（C）A 按顺序完成 B 比变量更快完成 C 在进程最后完成 D 都不对14 VHD

17、L 语言是一种结构化的语言，一个设计实体(电路模块)包括实体说明与结构体两部分，结构体描述（B）A 器件的外部特性 B 器件的内部功能 C 器件的综合约束 D 器件外部特性与内部功能 1、2. 基于 EDA 软件的 FPGA/CPLD 设计流程为：原理图/HDL 文本输入_A_综合适配_B_编程下载硬件测试。P14A. 功能仿真 B. 时序仿真C. 逻辑综合 D. 配置3. IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为_A_。P25A. 软 IP B. 固 IPC. 硬 IP D. 全对4. 综合

18、是 EDA 设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有 FPGA、CPLD 两类，其中 CPLD 通过_A_实现其逻辑功能。P42A. 可编程乘积项逻辑 B. 查找表（LUT）C. 输

19、入缓冲 D. 输出缓冲6. VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_B_。P274A. 器件外部特性 B. 器件的内部功能 C. 器件外部特性与内部功能 D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中_A_不属于面积优化。P238A. 流水线设计 B. 资源共享C. 逻辑优化 D. 串行化8. 进程中的信号赋值语句，其信号更新是_B_。P134A. 立即完成 B. 在进程的最后完成C. 按顺序完成 D. 都不对9. 不完整的 IF 语句，其综合结果可实现

20、_A_。P147A. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路10. 状态机编码方式中，其中_A_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221A. 一位热码编码 B. 顺序编码C. 状态位直接输出型编码 D. 格雷码编码下列是 EDA 技术应用时涉及的步骤：A. 原理图/HDL 文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合请选择合适的项构成基于 EDA 软件的 FPGA / CPLD 设计流程：A _F_ _B_ _C_ D _E_PLD 的可编程主要基于 A. LUT 结构

21、或者 B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 _A_ CPLD 基于 _B_在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于 A. FPGA B. CPLD 两类器件：一位热码 状态机编码方式 适合于 _A_ 器件；顺序编码 状态机编码方式 适合于 _B_ 器件；下列优化方法中那两种是速度优化方法：_B_、_D_A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化单项选择题：综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_D_是错误的。A. 综合就是将

22、电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关；嵌套的 IF 语句，其综合结果可实现_D_。A. 条件相与的逻辑 B. 条件相或的逻辑C. 条件相异或的逻辑 D. 三态控制电路在一个 VHDL 设计中 Idata 是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误的。DA. idata 1,

23、4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);A “11011011” B. “00101101” C. “11011001” D. “00101100” 45. VHDL 文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaration must have ； ，but found begin instead. 其错误原因是 A 。A. 信号声明缺少分号。B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。46. VHDL 文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: choice value length must match selector expression value length 其错误原因是 A 。A. 表达式宽度不匹配。 B. 错将设计文件存入了根目录，并将其设定成工程。C. 设计文件的文件名与实体名不一致。 D. 程序中缺少关键词。47. MAX+PLUSII 的设计文件不能直接保存在 B 。