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.1. 掌握基于语言的ISE设计全流程；实验三：用状态机实现序列检测器的设计1、 实验目的2. 用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。3. 掌握基于语言的ISE设计全流程；4. 熟悉、应用VerilogHDL描述数字电路；2、 实验原理与设计过程（1） 实验内容：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出A，否则输出b。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。例3-1描述的电路完成对序列数11100101的。当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“A”，否则仍然输出“b”。（2） 本次实验的核心是：应用有限状态机的设计思路，检测输入的串行数据是否是8b11100101。根据下载电路板的资源，拟用SW3-SW0
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