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加法器数字逻辑实验报告一、 实验目的1熟悉Quartus II软件的基本操作，了解各种设计方法（原理图设计、文本设计、波形设计）2用VHDL语言设计一个加法器。3用VHDL语言设计串行加法器、并行加法器。二、 实验内容1、熟悉Quartus软件的基本操作，了解各种设计输入方法（原理图设计、文本设计、波形设计）2、用VHDL语言设计加法器、串行全加器、并行全加器，再利用波形编辑区进行逻辑功能仿真，以此验证电路的逻辑功能是否正确，最终在FPGA芯片上下载验证逻辑实现。三、实验原理1全加器 用途：实现一位全加操作 逻辑图 真值表XYCINSCOUT0000000110010100110110010101011100111111 VHDL程序数据流描述： 波形图2四位串行加法器 逻辑图 波形图374283：
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