填空题 1. Verilog的基本设计单元是模块。它是由两部分组成，一部分描述接口；另一部分描述逻辑功能，即定义输入是如何影响输出的。 2. 用assign描述的语句我们一般称之为组合逻辑，并且它们是属于并行语句，即于语句的书 写次序无关。而用always描述的语句我们一般称之为组合逻辑或时序逻辑，并且它们是属于串行语句，即于语句的书写有关。 3 在case语句中至少要有一条default语句 4. 已知x=4b1001,y=40110,则x的4位补码为4b1111，而y的4位的补码为4b0110 5. 在case语句中至少要有一条default语句。 6. 两个进程之间是并行语句。而在Always中的语句则是顺序语句。二、简答题（） 1. 怎样理解在进程语句中，阻塞语句没有延迟这句话？ 2. 在进程中什么情况下综合为时序电路？什么情况下综合为组合电路？ 3. 为什么在Verilog语言中，其综合只支持次数确定的循环，而不支持次数不确定的循环？ 4VerilogHDL语言进行电路设计方法有哪几种
