温馨提示：由于个人手机设置不同，如果发现不能下载，请复制以下地址【https://www.wenke99.com/d-6650312.html】到电脑端继续下载（重复下载不扣费）。
1: 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。 2: 试题试卷类文档，如果标题没有明确说明有答案则都视为没有答案，请知晓。 3: 文件的所有权益归上传用户所有。 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。 5. 本站仅提供交流平台，并不能对任何下载内容负责。 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。
本文（基于FPGA的数字钟设计(共10页).docx）为本站会员（晟***）主动上传，文客久久仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对上载内容本身不做任何修改或编辑。 若此文所含内容侵犯了您的版权或隐私，请立即通知文客久久（发送邮件至hr@wenke99.com或直接QQ联系客服），我们立即给予删除！
摘 要 本设计为一个可调数字钟，具有时、分、秒计数功能，以24小时循环计数。本设计采用FPGA技术，以硬件描述语言VreilogHDL为系统逻辑描述手段设计文件，在QUARTUS2工具软件环境下，采用自顶向下的设计方法，由各个模块共同构建一个基于CPLD的数字钟。系统芯片采用6块74160实现了60进制（分、秒）、24进制（小时）的编译，由时钟模块、控制模块、计时模块、数据译码模块、显示模块组成。最终经过编译和仿真所涉及的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，可以在程序中直接改变初始值。关键词：数字钟 硬件描述语言VerilogHDL FPGA1.实验目的 本实验主要内容涉及数字逻辑电路的设计、数字电路仿真软件Quartus 以及VHDL设计语言的学习与应用。实验目的在于让实验者掌握数字逻辑电路的设计方法和过程，并且能够熟练准确地设计出具有特定功能的较复杂数字逻辑电路，此外，实验者还应熟练掌握Quartus 软件的设计、仿真以及编译下载的使用方法。2 .课程要求 用Verilo
Copyright © 2018-2021 Wenke99.com All rights reserved
工信部备案号：浙ICP备20026746号-2
公安局备案号：浙公网安备33038302330469号
本站为C2C交文档易平台，即用户上传的文档直接卖给下载用户，本站只是网络服务中间平台，所有原创文档下载所得归上传人所有，若您发现上传作品侵犯了您的权利，请立刻联系网站客服并提供证据，平台将在3个工作日内予以改正。
