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实验报告课程名称：计算机系统结构实验学院：计算机科学与工程学院专业：计算机科学与技术指导教师：好老师学生姓名：爱学习的小学生 6666666666666实验成绩：日期：2017年5月5日电子科技大学计算机学院实验中心 电 子 科 技 大 学实 验 报 告一、 实验项目名称：流水线代码分析二、 实验室名称：主楼A2-412 实验时间：2017年5月5日三、 实验目的1. 熟悉代码中的模块名和接口信号，并理解其作用；2. 通过补全流水线的模块图，进一步熟悉代码中各模块的连接细节，加强对流水线CPU工作原理的掌握。四、 实验原理（一） Verilog HDL知识回顾（1）5种抽象的级别：系统级、算法级、RTL级、门级、开关级（2）功能:1. 可描述顺序执行或并行执行的程序结构；2. 用延迟表达式或事件表达式来明确地控制过程的启动时间；3. 通过命名的事件来触发其他过程里的激活行为或停止行为。4. 提供了条件（如if_else，case等）循环程序结
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