VLSI数字电路0.18um工艺传输门全加器设计.doc

1、 VLSI 电路设计-项目设计传输门全加器设计指导老师： 组长： 1目录一.项目设计方案 .21.1 一位全加器简介： .21.2 一位全加器的真值表： .21.3 镜像 CMOS 全加器电路图： .31.4 镜像 CMOS 全加器的棍棒图： .41.5 镜像 CMOS 全加器的优化棍棒图： .41.6 镜像 CMOS 全加器的欧拉路径： .51.7 镜像 CMOS 全加器的网表： .5二项目设计完成情况 .71. HSPICE 前仿真： .72.版图： .83.DRC/LVS/PEX 完成情况： .84.HSPICE 后仿真情况： .95.全加器面积及性能： .96.项目展望： .10附录一

2、 .10附录二 .102一.项目设计方案1.1 一位全加器简介：全加器是算术运算电路运算中的基本单元，也是构成多位加法器的基本单元，介于加法器在算术运算电路当中的重要作用，使得全加器的设计显得十分重要。通常情况下，我们采用两种结构构成全加器电路，一种是由两个半加器组成，另一种为镜像结构。全加器的基本符号如图 1-1 所示。其中，A、B 为加法器的输入，Cin 进位输入，Sum 为输出，Cout 进位输出。1-1 全加器基本符号全加器的逻辑表达式为：Cout=AB+BCin+ACinSum=ABCin+Cout(A+B+Cin)1.2 一位全加器的真值表：FULL ADDERA BCin Cou

3、tSum31-2 全加器真值表1.3 镜像 CMOS 全加器电路图：1-3 镜像全加器电路图当 D 为高时，！Cout 被置为 Vdd,清除进位；当 G 为高时，输入 输出A B Cin Sum Cout0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 14！Cout 被置为 0，产生进位。当 P 为 1 时，输入进位反向传递到！Cout,同时，可以分析求和电路，当 A,B,Cin 同时为 0，！S 为 1，和为 0；当 A,B,Cin 同时为 1，！S 为 0,和为 1；当 A，B,Cin 既有 1

4、也有 0 时，！S 的输出由！Cout取反决定。由于 PMOS 和 NMOS 管完全对称，所以易于画出版图。该电路的工作速度快于互补 CMOS 全加器。1.4 镜像 CMOS 全加器的棍棒图：1-4 镜像全加器棍棒图1.5 镜像 CMOS 全加器的优化棍棒图：1-5 镜像全加器优化棍棒图51.6 镜像 CMOS 全加器的欧拉路径：1-6 镜像全加器的欧拉路径1.7 镜像 CMOS 全加器的网表：Mirror.protect.lib ./TD-LO18-SP-2003v4R/l018ll_io50_v1p3.lib TT.unprotect.temp 25.subckt Mirror A B C

5、i Co S vdd vss M0 D A vdd vdd p18ll L=0.18u W=1.26uM1 D B vdd vdd p18ll L=0.18u W=2.16uM2 X B vdd vdd p18ll L=0.18u W=0.18uM3 E Ci D vdd p18ll L=0.18u W=2.16uM4 E A X vdd p18ll L=0.18u W=0.18uM5 H A vdd vdd p18ll L=0.18u W=0.36uM6 H B vdd vdd p18ll L=0.18u W=0.36uM7 H Ci vdd vdd p18ll L=0.18u W=0.26

6、uM8 I A vdd vdd p18ll L=0.18u W=1.08uM9 J B I vdd p18ll L=0.18u W=1.08uM10 F A vss vss n18ll L=0.18u W=1.26uM11 F B vss vss n18ll L=0.18u W=2.16uM12 K B vss vss n18ll L=0.18u W=0.18u6M13 E Ci F vss n18ll L=0.18u W=2.16uM14 E A K vss n18ll L=0.18u W=0.18uM15 N A vss vss n18ll L=0.18u W=1.44uM16 N B v

7、ss vss n18ll L=0.18u W=1.44uM17 N Ci vss vss n18ll L=0.18u W=1.44uM18 L B vss vss n18ll L=0.18u W=0.54uM19 M A L vss n18ll L=0.18u W=0.54uM20 CO E vdd vdd p18ll L=0.18u W=3.96uM21 CO E vss vss n18ll L=0.18u W=2.52uM22 G E H vdd p18ll L=0.18u W=0.72uM23 G E N vss n18ll L=0.18u W=0.18u M24 G Ci J vdd

8、p18ll L=0.18u W=1.44uM25 G Ci M vss n18ll L=0.18u W=0.18uM26 S G vdd vdd p18ll L=0.18u W=3.06uM27 S G vss vss n18ll L=0.18u W=1.44u.endsx1 A B Ci Co S vdd vss MirrorC1 Co vss 0.3pfC2 S vss 0.3pfVDD vdd 0 dc vddvalue_vdd.param vddvalue_vdd=1.8vVSS vss 0 dc vddvalue_vss.param vddvalue_vss=0vvin1 Ci 0

9、PWL 2ns 0v, 3ns 1.8v, 13ns 1.8v, 14ns 0vvin2 B 0 PWL 2ns 1.8v, 13ns 1.8v, 14ns 0vvin3 A 0 PWL 13ns 0v, 14ns 1.8v.dc vin1 0,1.8,.1.dc vin2 0,1.8,.1.dc vin3 0,1.8,.1.tran 1ns 16ns.PROBE v(out) v(in)7.end二项目设计完成情况基本按照项目要求完成镜像全加器的设计，从电路图、棍棒图到前仿真的网表以及最后的版图设计和后仿真，按照步骤全部完成。1.HSPICE 前仿真：2-1 前仿真全波形图2-2 前仿真延时

10、82.版图：本次版图采用 N 阱工艺，设计规则采用 MOSIS 规则，属于 准则，其中 值定为 0.18um，由此确定了晶体管最小尺寸、有源区大小、多晶硅、金属层以及接触孔的尺寸，完成了所有的版图绘制。在绘制过程中最难的依旧是优化版图面积，需要合理的安排各个模块又不能丧失其逻辑功能，我们组在此研究了不少方案。比如减少寄生电容，把不影响延时的所有管子面子缩减到最小，能共用有源区的就共用等等。3.DRC/LVS/PEX 完成情况：2-3.1 成功跑完 DRC 图92-3.通过 LVS 图4.HSPICE 后仿真情况：在 LVS 通过的情况下进入到后仿真，自动生成 3 个文件。2-4PEX 图5.全加器面积及性能：版图面积：115.3404um2速度：1.4+1.2/2=1.3ns优点：利用资源复用减少了晶体管数目；利用逻辑变