1、数字集成电路的设计形式全定制设计 (ASIC)或基于标准单元的设计（ CBIC）；半定制设计或基于门阵列的设计（ GA）；基于可编程器件（ PLD）的设计；全定制设计 (ASIC)通过对每一个晶体管进行优化设计实现；所有的工艺掩模都需要从头设计；可以最大限度地实现电路性能的优化；设计周期很长，设计时间和成本非常高；主要用于一些特殊部件的设计，例如微处理器、高压器件、 A/D转换器、传感器等。典型的 CBIC设计电路中各功能模块分布在芯片的不同位置，中间为全局布线区。典型的 CBIC设计在每个功能模块以内，规范排布了大量的基本单元，其间由局部布线区进行隔离。典型的 CBIC设计一个基本单元的结构
2、及逻辑CBIC设计层次对标准单元的设计通常按照性能优化原则，通过调整每个晶体管的宽度，可以在性能和面积上做到最大限度的优化；在统一规范条件下对各种常用的逻辑功能单元（各种组合逻辑或时序逻辑单元）进行设计，形成库单元；CBIC设计层次对标准单元的设计标准单元可以设计为高度相等的块，宽度可以根据逻辑功能的不同加以调整；电源接孔和输入 /输出接孔统一设计到特定的区域，便于进行相互连接。库单元设计完毕可以形成对应的工艺掩模文档，可以在以后的设计中重复使用（ IP复用）；CBIC设计层次功能模块的设计：直接在库中调用基本单元进行功能模块的设计作为功能模块的设计；主要从逻辑上考虑尽量减少逻辑单元的用量；根据逻辑连接关系，仔细排布各逻辑单元的相互位置，使全局的长线布线数量为最少，同时使块内最长的布线最小化。CBIC设计层次全局布局布线的设计根据各功能块之间的关系和布线数量的需求，布置各功能块在芯片上的位置，设计各布线区的宽度和连线走向，这也会涉及到标准单元的布局处理；对于输出到较长互联线的逻辑单元，需要考虑设计具有足够驱动能力的输出缓冲单元。CBIC设计特点在 CBIC的设计中，电路的各种尺度参数都可以比较自由的调整，设计的灵活性很大，可以实现性能优化的设计方式，对电路的面积和时间延迟能够进行有效的优化处理；需要设计所有的图形掩模，设计周期和成本都比较高。
