简易信号传输性能分析仪[开题报告].doc

1、本科毕业设计 (论文 )开题报告 电子信息 工程 简易信号传输性能分析仪 一、课题研究意义及现状 在现代通信中，某一通信系统进行通信时，首先要考虑的就是此系统的通信质量。通信质量最主要的指标是电气性能，模拟通信系统中有两个重要指标，有效性和可靠性。有效性指的是有效传输带宽，可靠性用整个通信系统的输出信噪比来衡量。数字通信系统中的有效性用传输速率来衡量，可靠性用误码率表征。为了测试某个通信系统的性能，设计一个分析仪，此分析仪模拟通信系统的基本模型，拥有信源，信道，信宿。其中信源用 CPLD 产生 m序列模拟信号，信道中的 带宽，衰减用滤波器实现，伪随机信号发生器用来模拟信道噪声，信宿接收信号，最

2、后显示眼图。 在通信系统中，信号提取的首要工作是得到同步时钟，所以同步技术是非常重要的，而位同步是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取祯同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。同步时钟提取的方法很多，基于模拟 PLL，或者数字 PLL 的，还有用 CPLD/FPGA设计的全数字锁相环的提取方案。 使用信号传输性能分析仪可以方便的模拟信号在实际传输时所面临的 噪声干扰，衰减等问题，为通信系统的评估提供了有力工具。 二、课题研究的主要内容和预期目标 主要内容： I设计并制作一个数字信号发生器： a）数字信号 V

3、1 为 m 序列，其时钟信号为 V1-clock； b）数据率为 10 100kbps，按 10kbps 步进可调。数据率误差绝对值不大于 1； c）输出信号为 TTL 电平。 II设计三个低通滤波器，用来模拟传输信道的幅频特性： a）每个滤波器带外衰减不少于 40dB/十倍频程； b） 三个滤波器的截止频率分别为 100kHz、 200kHz、 500kHz，截止频率误差绝对值不大于 10； c）滤波器的通带增益 AF 在 0.2 4.0 范围内可调。 III设计一个伪随机信号发生器用来模拟信道噪声： a）伪随机信号 V3 为 m 序列； b）数据率为 10Mbps，误差绝对值不大于 1；

4、c）输出信号峰峰值为 100mV，误差绝对值不大于 10% 。 IV利用数字信号发生器产生的时钟信号 V1-clock 进行同步，显示数字信 号 V2a 的信号眼图，并测试眼幅度。 预期目标： 要求设计简易信号传输性能分析仪。能模拟信号在信道的传输，最终将输出结果用眼图显示。采用 Altera 公司的复杂可编程逻辑器件（ CPLD MAX 系列的 EPM 1270）产生 m 序列数字信号与其同步时钟，并单独产生 m 序列伪随机信号。 m 序列数字信号经过低通滤波，衰减等步骤后与 m 序列伪随机信号相加并处理，最终在示波器端显示 m 序列数字信号眼图（ eye diagram）。即 2011 年

5、全国大学生电子设计竞赛大学本科组的 E 题。 三、课题研究的方法及措施 实践检验理论， 理论指导实践是工科类专业的最大特点。本课题主要是以实验的方式研究，以实验来检验自己设计的电路，以及软件是否达到要求。利用 PC 机设计及仿真，最后实际调试，测试实际电路的效果。研究措施主要包括方案设计和设计报告。设计中涉及到两个方面：硬件和软件。在硬件方面主要是电路的布局及布线以及外部框架结构与内部硬件的兼容，想要获得性能优良的硬件必须要考虑周全。 电路原理图设计及绘制使用 Altium Designer 软件，在设计中线路的交叉和重叠需要极其注意，特别是电路中的放大及滤波部分，结合实际情况，用最简单、高效

6、的方式实 现。硬件方面外部机械结构的合理布局及机械结构与电路板的合理放置将很大程度上影响设计的难度和精度，设计时应在宏观的角度整体把握布局，兼顾各个部分的设计，这个环节需要多次检查，修改，以避免给今后的设计带来不必要的麻烦。本设计主要用 CPLD,集成运放等实现。 在软件方面，主要用 Quartus II 实现产生 m 序列，曼切斯特，位同步提取的算法。先在 PC 机上用 Modelsim SE 6.5 进行仿真，最后在示波器上验证设计是否正确。设计报告是对设计的一个介绍和总结。各种文献为我们的设计提供理论上的技术支持，硬件方面通过Altium Designer 软件设计电路，最后以实物模型进

7、行展示。 四、课题研究进度计划 毕业设计期限：自 2011 年 10 月 10 至 20012年 4月 20日。 第 1 周 第 2 周：查阅硬件资料 ,研究该类产品的设计技术。 第 3 周 第 4 周： 查阅模拟滤波器的设计资料、 M 序列与曼切斯特码生成算法，位同步提取的相关资料，完成开题报告、文献综述、外文翻译。 第 5 周 第 6 周： 系统总体方案设计，硬件电路设计与制作。 第 7 周 第 8 周： 软件程序设计、 系统联调 ,验证功能的正确性 及撰写论文。 第 9 周 第 10 周：作品完善，论文修改。 五、 参考文献 教师指定： 1 Roland E1Best 著 ,李永明译 .

8、锁相环设计、仿真与应用 M.北京 :清华大学出版社 , 2003. 2 段吉海、黄智伟等 .基于 CPLD /FPGA 的数字通讯系统建模与设计 M.北京 :电子工业出版社 , 2004. 3 汉泽西 .EDA 技术及其应用 M.北京 :北京航空航天大学出版社 ,2004,5. 4 潘松 ,黄继业 ,曾毓 .SOPC 技术实用教程 M.北京 :清华大学出版社 ,2005,3. 5 林霄舸 ,段尚枢 ,付景峰 . 一种低频高精度全数字化倍频器 J. 哈尔滨工业大学学报 , 1995, 6 (3) : 1092113. 自己选择 : 6 赵艳华，曹丙霞，张睿 .基于 Quartus II 的 FP

9、GA/CPLD 设计与应用 M.北京：电子工业出版社， 2009.09. 7 毕成军，陈利学，孙茂一 .基于 FPGA 的位同步信号提取 J.现代电子技术， 2006.04,第 20 期总第 235 期 :121 123. 8 刘洪涛 , 吴云洁 ,高品质抗混叠滤波器的设计 D.北京 ,北京航空航天大学 ,2005. 9 沈保锁，侯春萍 .现代通信原理 M.北京：国防工业出版 社， 2010.07. 10 范寒柏，陶杰，王欣 . 一种基于 VHDL 语言的全数字锁相环的实现 J.电子技术应用，2009.04，第 35 卷 第 4 期： 63 65. 11 王杰敏，杨虹 .全数字锁相环的设计 J

10、.通信电源技术， 2009.03，第 26 卷 第 6 期：40 43. 12 陈世伟 . 锁相环路原理及应用 M.北京 :兵器工业出版社 .1990.01. 13 B.A.Shenoi， Practical Realization of a Gyrator Circuit and RC-Gyrator Filters，IEEE Trans.on Circuit Theory， 1965， CT-12（ 3）： 374 380. 14 Anitha Babu, Bhavya Daya.All Digital Phase Locked Loop Design and Implementation. Banu Nagasundaram, Nivetha Veluchamy University of Florida, Gainesville, FL, 32608, USA.