温馨提示：由于个人手机设置不同，如果发现不能下载，请复制以下地址【https://www.wenke99.com/d-8347646.html】到电脑端继续下载（重复下载不扣费）。
1: 本站所有资源如无特殊说明，都需要本地电脑安装OFFICE2007和PDF阅读器。 2: 试题试卷类文档，如果标题没有明确说明有答案则都视为没有答案，请知晓。 3: 文件的所有权益归上传用户所有。 4. 未经权益所有人同意不得将文件中的内容挪作商业或盈利用途。 5. 本站仅提供交流平台，并不能对任何下载内容负责。 6. 下载文件中如有侵权或不适当内容，请与我们联系，我们立即纠正。 7. 本站不保证下载资源的准确性、安全性和完整性, 同时也不承担用户因使用这些下载资源对自己和他人造成任何形式的伤害或损失。
本文（实验二---7段数码显示译码器(共5页).doc）为本站会员（晟***）主动上传，文客久久仅提供信息存储空间，仅对用户上传内容的表现方式做保护处理，对上载内容本身不做任何修改或编辑。 若此文所含内容侵犯了您的版权或隐私，请立即通知文客久久（发送邮件至hr@wenke99.com或直接QQ联系客服），我们立即给予删除！
精选优质文档-倾情为你奉上实验二 7段数码显示译码器【实验目的】1. 设计七段显示译码器，并在实验板上验证2. 学习Verilog HDL文本文件进行逻辑设计输入；3. 学习设计仿真工具的使用方法；【实验内容】1. 实现BCD/七段显示译码器的“ Verilog ”语言设计。说明：7段显示译码器的输入为：IN0IN3共5根， 7段译码器的逻辑表同学自行设计，要求实现功能为：输入“ 015 ”（二进制），输出“ 09F ”（显示数码），输出结果应在数码管（共阴）上显示出来。2. 使用工具为译码器建立一个元件符号3. 设计仿真文件，进行验证。4.编程下载并在实验箱上进行验证。【实验原理】7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的。为了满足16进制数的译码显示，利用Verilog译码程序在FPGA/CPLD中来实现。首先要设计一段程序，该程序可用case语句表述方法，根据真值表写出程序。设输入的4
Copyright © 2018-2021 Wenke99.com All rights reserved
工信部备案号：浙ICP备20026746号-2
公安局备案号：浙公网安备33038302330469号
本站为C2C交文档易平台，即用户上传的文档直接卖给下载用户，本站只是网络服务中间平台，所有原创文档下载所得归上传人所有，若您发现上传作品侵犯了您的权利，请立刻联系网站客服并提供证据，平台将在3个工作日内予以改正。
