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基于FPGA的倒计时定时器(共4页).docx

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基于FPGA的倒计时定时器(共4页).docx

精选优质文档-倾情为你奉上数电实验设计报告实验名称：倒计时定时器实验目的：1.掌握组合逻辑与时序逻辑电路的设计方法及调试方法2.熟练掌握常用MSI逻辑芯片的功能及使用方法3.初步掌握Verilog HDL数字系统设计方法4.熟悉PLD实验箱的结构和使用及Quartus II软件的基本操作5.掌握采用Quartus II软件和实验箱设计实现逻辑电路的基本过程设计要求：一、倒计时定时器:用适当的中小规模集成电路设计一个定时器，实现60s以内的定时功能，可以设置60s以内任何时间作为倒计时的起点，将设计下载到实验箱并进行硬件功能测试。要求：用开关或按键进行定时设置倒计时计数状态用两位数码管显示计时结束时用彩灯或声响作为提加法计数功能,UP为加法脉冲输入端减法计数功能,Down为减法脉冲输入端减法计数到0000时,借位Bo=0加法计数到1111时进位Co=0电路设计过程：1.关于74192芯片可实现减法计数:74HC192两位:两片74HC192UP Down