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精选优质文档-倾情为你奉上一、实验原理根据原理图，将计数器模块、显示模块、扫描模块、译码器模块等分别做出。其原理是在1S内用待测信号给计数器计数，并在一秒结束时给计数器清零，计出来用缓存器缓存，在数码管中显示出来。二、方案论证一、通过50M的时钟进行计数获得精密的1HZ计数器用Verilog HDL语言实现在1HZ为底电平时计数门控电路用或门开启1HZ为高电平时进行数据锁存与显示利用Verilog HDL语言使前面的0不显示。计数器用Verilog HDL语言在写代码时可以用复制粘贴的方法可以简便的实现。通过50M的时钟进行计数获得精密的1HZ后只是经过很短的时间内进行计数器的清零及数据的琐存，并且得到的是1HZ的精密时钟。把锁存的数据进行清0的转换后利用分时扫描，后通过数码管译码显示。说明：Cnt9999：00009999计数器；Buffer：锁存器；Scan:扫描显示共8个模块三、实验步骤一、计数器模块计数器模块的仿真波形二、锁存模块利用32位的D触发器进行储存计数器送给它的数
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