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精选优质文档-倾情为你奉上实验一 十进制计数器的设计姓名：庞啟明 学号： 专业：自动化1、 实验目的熟悉Quartus的Verilog HDL文本设计流程全过程，学习计数器的设计、仿真和硬件测试。2、 实验原理该程序设计是带有异步复位、同步计数使能、可预置型功能全面的十进制计数器。（1） 第一个条件句if(!RST)构成的RST接于寄存器下方的异步清0端CLR。（2） 第二个条件句if(EN)构成EN接于寄存器左侧的使能端ENA。（3） 第三个条件句if(LODA)构成LODA接于上面的多路选择器，使之控制选择来自DATA的数据，还是来自另一多路选择器的数据。（4） 不完整的条件语句与语句Q1=Q1+1构成了加1加法器和4位寄存器。（5） 语句（Q19）构成了小于比较器，比较器的输出信号控制左侧多路选择器。（6） 第二个过程语句构成了纯组合电路模块，即一个等式比较器，作进位输出。3、 实验设备与软件平台实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA软件平台：Quartus
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