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精选优质文档-倾情为你奉上评语:课中检查完成的题号及题数： 课后完成的题号与题数：成绩:自评成绩:95实验报告实验名称：基于Verilog语言的运算器和存储器设计与实现日期：2015.11.2班级：学号：姓名：杨添文一、实验目的：1、了解运算器的组成结构。2、掌握运算器的工作原理。3、掌握静态随机存储器RAM 工作特性及数据的读写方法。二、实验内容： 1、基本运算器实验。 2、静态随机存储器实验。 三、项目要求及分析：1、基本运算器实验：要求：验证和实现运算器的数据运算功能。这些运算除了常规的加、减、乘、除等基本的算术运算之外,还包括能进行“逻辑判断”的逻辑处理能力,即“与”、“或”、“非”这样的基本逻辑运算以及数据的比较、移位等操作。分析：（1）运算器原理图如下图所示运算器内部含有三个独立运算部件，分别为算术、
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