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精选优质文档-倾情为你奉上武汉大学集成电路设计实验实验报告电子信息 学院 电子信息工程 专业 2014 年 5 月 22 日实验名称8位累加器VCS CLI仿真验证(实验三)指导教师孙涛姓名江燕婷年级2011级学号25成绩一、预习部分1 实验目的（预期成果）2 实验基本原理（概要）3 主要仪器设备（实验条件，含必要的元器件、工具）一、实验目的掌握集成电路计算机设计工具验证仿真工具VCS(Verilog Compiled Simulator)的基本操作命令行命令，从集成电路Verilog 设计到VCS 验证的基本流程；掌握利用命令行来实现对Verilog 设计的调试与分析。二、实验基本原理 1.VCS 是编译型Verilog 模拟器，它完全支持OVI 标准的cVerilog HDL 语言、PLI 和SDF。VCS 首先会读入Verilg 的源文件，检查语法及语言结构错误，即Compiler；然后结合测试模块，进行时序的仿真，即Simulator；
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