课程设计---4位二进制全加器全减器(共11页).doc

精选优质文档-倾情为你奉上 组合逻辑电路课程设计之4位二进制全加器/全减器作者：姓名：周志敏 学号： 姓名：王光甫 学号： 姓名：沈俊楷 学号：课程设计题目要求：使用74LS283构成4位二进制全加全减器。具体要求：1）列出真值表；2）画出逻辑图；3）用Verilog HDL进行仿真。摘要加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面问题。多为加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运行速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行加法器的资源占用差距也会越来越大。本文将采用4位二进制并行加法器作为折中选择，所选加法器为74LS283，74LS283是4位二进制先行进位加法器，它只用了几级逻