1、第8章 设计方法、流程和工具,集成电路设计系列,庄奕琪 主讲,本章概要,设计方法设计流程验证方法设计工具,1 IC设计方法 制造能力与设计能力的差距,1 IC设计方法 设计方法的发展,1 IC设计方法 设计策略,层次化（Hierarchy ）按芯片结构层次化按抽象程度层次化按设计域层次化规则化（Regularity）尽量使管子的尺寸相同（管级）尽量使门的结构相同（逻辑级）尽量减少使用的管子、门、模块的种类模块化（Modularity）每个模块具有相对独立的功能及通用的接口可使多个设计者同时工作多个设计可使用同一模块局域化（Locality） 模块只与其附近的模块有关系避免长线互连造成的延迟等问
2、题,1 IC设计方法 层次化设计:按设计内容层次化,简化复杂系统多个设计者并行工作（某些）模块可重用，基于单元库的设计易于实现计算机辅助设计,1 IC设计方法 层次化设计:按设计域层次化,结构域,行为域,物理域,系统级：系统技术规格和体系结构，C，FORTRAN，MATLAB 行为级：功能算法，数学模型（算法级，功能级），HDL RTL（Register Transfer Level）级：寄存器组合逻辑描述，HDL 门级：基本逻辑门级组件描述，网表 开关级：晶体管级，如CMOS倒相器由一个pMOS管和一个nMOS管构成，与非门/或非门则由2个nMOS管和一个pMOS管构成，电原理图 物理级：物
3、理结构，纵向结构实现工艺，横向结构版图，工艺流程与版图,1 IC设计方法 层次化设计:按抽象程度层次化,1 IC设计方法 RTL级,下一个层次可以调用上一个层次的单元，但不能够修改上一个层次单元的内容,1 IC设计方法 层次化设计:上下层次的关系,1 IC设计方法 实例1:4bit 2:1MUX(1),1 IC设计方法 实例1:4bit 2:1MUX(1),基本门级实现,求和及进位电路,1位加法器,4位加法器,4位加法器在结构域的层次化设计,1 IC设计方法 实例2:加法器(1),4位加法器在物理域的层次化设计,4位加法器,1位加法器,1 IC设计方法 实例2:加法器(2),16位加法器完整版
4、图,带曼彻斯特进位链的4位加法器,进位产生与传播电路,曼彻斯特进位电路,输出缓冲及防闩锁电路,1 IC设计方法 实例2:加法器(3),1 IC设计方法 实例3:三角波发生器(1),逻辑的层次化设计,实例3: 三角波发生器(2),版图的层次化设计,单元版图,简单单元,复杂单元,1 IC设计方法 版图的层次化设计,层次化结构,层次消失,不可逆,flatten,1 IC设计方法 版图的展平操作,2选1MUX（由反相器构成）,D触发器（由三个2选1MUX构成）,1bit全加器（由二个2选1MUX构成）,1 IC设计方法 模块化设计示例,1 IC设计方法 可用性设计,目标加快设计、验证和调试的过程减少编
5、码到验证之间的迭代次数要求完整的设计文档规范的编码详细的解释完备的验证环境和方法强壮的脚本,1 IC设计方法 可重用设计:必要性,必要性加快研发时间降低研发成本提升系统集成能力实例一个好的设计师每天大约可设计100个逻辑门或30行RTL代码（2005年前）100K门的设计大约需要1人工作1000天或者5人工作100年10M门的设计大约需要1人工作10万天或者500人工作1年,1 IC设计方法 可重用设计:要求,面向一般用途：IP核具有通用性或者可配置性，适于多种应用支持多种工艺库：软核可面向不同的工艺库进行综合，硬核可通过有效策略映射到别的工艺上兼容多种设计环境：如可同时支持Verilog和V
6、HDL代码，可在多种主流EDA仿真器上运行使用标准接口：仅在特殊情形下才设计一些特殊、定制的接口通过独立且可靠的验证：IP核本身可独立进行并完全通过了全面、严格的测试和验证核的适用范围必须限定：包括核的参数、配置方法、接口要求等,1 IC设计方法 IP核的来源,公司历史研发的积累优点：费用低缺点：不能满足大多数SoC设计的需要公司内部专门研发优点：针对性强缺点：需要专门的可重用设计团队，需要花费比一般设计更多的时间购买第三方IP优点：速度快，选择范围大缺点：费用高，需对第三方IP的规范性和质量进行判断或验证,2 IC设计流程 IC开发流程,C，MATLAB,系统技术规格和体系结构,功能算法，数
7、学模型,HDL(行为级）,HDL(门级）/网表,HDL（开关级）/电原理图,基本逻辑门，RTL,晶体管电路,物理描述(版图，工艺）,Bottom-up 设计,Top-Down设计,逻辑 综合,物理 综合,描述,仿真,验证,综合,物理器件,HDL的作用,2 IC设计流程 IC设计流程,2 IC设计流程 由底向上设计,流程基本门（电路与版图）逻辑组合功能模块子系统系统总成基于原理图，与实现工艺有关，要求设计者有微电子背景特点优点：底层优化程度高，设计中大规模集成电路时的经济性好缺点：整体把握性差，修改困难，工作量大，设计周期长，自动化程度低，资料不可重用，难以设计超大规模系统,流程系统设计行为设计
8、RTL级设计逻辑综合（依赖EDA工具完成）门级网表工艺实现（依赖工艺库完成，ASIC和FPGA）基于HDL语言，RTL之前与实现工艺无关，顶层设计可无微电子背景特点优点：整体把握好，顶层优化程度高，逐级仿真，及时修正，设计周期短，自动化程度高，资料可重用，适合超大规模系统设计（10万门）缺点：依赖EDA工具，依赖底层工艺库，设计中大规模经济性不好,2 IC设计流程 自顶向下设计,2 IC设计流程 基于标准单元的设计流程,Hardware Design Specification：确定芯片总体结构、规格参数、模块划分、总线选用等,Module Design & IP Reuse:完成需自行开发模
9、块的设计，或/和选用可复用IP模块,Top level Integration：整合所有功能模块，基于HDL，形成完整设计,Pre-layout Simulation：完成基于HDL的RTL级功能仿真，前仿真没有时序信息,Logic Synthesis：将HDL描述的电路转换成特定工艺约束条件的网表,Floorplan：确定各个模块在版图上的位置，包括I/O端口的布置、供电网络的分布等,Power Analysis：确定电源引脚的位置、电源线的分布、电源线宽度等,Placement & Optimization：根据时序收敛要求，对单元的布局进行优化调整,2 IC设计流程 基于标准单元的设计流
10、程(续1),Design for Test：插入可测试结构，以提高电路的可控性和可观测性,Clock Tree Synthesis：形成全局或局部的时钟分布网络，保证时钟的同步,Routing：完成所有节点的连接，全局布线静态时序分析详细布线,Static Timing Analysis (STA)：计算所有路径上的延迟，看时序是否收敛,Signal Integrity：判断有无因时序、串扰等引入的信号完整性问题,Parasitic Extraction：提取版图上内部互连所产生的寄生电阻寄生电容，转换成延迟后供STA和后仿真使用,Post-layout Simulation：利用布局布线完成
11、后获得的精确延迟参数和网表进行仿真，验证功能和时序的正确性,形式验证,Formal Verification：判断当前设计与正确设计的逻辑功能是否相同,Standard Delay Format：用于输入延时信息的数据文件,2 IC设计流程 基于标准单元的设计流程(续2),Engineering Change Order：发现个别路径有时序或逻辑错误时，对设计进行小范围的修改,Physical Verification：对版图进行设计规则检查和网表-版图一致性检查等,Tape Out：将设计数据交付芯片制造厂,能力与需求的折中人力、研发成本、制造成本、周期、工具、灵活性等性能与成本的折中集成度
12、、工艺、封装、测试、可靠性、速度、芯片尺寸、功耗等不同层次的规格必须统一层次：系统、子系统、板级、模块级、芯片级规则：下层定义需服从上层定义，否则会导致严重的设计延误顶层规格定义必须经过系统仿真,2 IC设计流程 规格的确定,2 IC设计流程 规格定义的重要性,集成电路的规格制定并不如想象的那么简单,2 IC设计流程 综合的作用与分类,综合的作用自动将上一个设计层次的数据转换成下一个层次的设计数据可大大减少人工消耗，提高设计效率综合的分类逻辑综合：将电路的HDL行为描述自动转换为门级网表物理综合：将门级网表自动转换为版图数据,逻辑综合实例,作用将基于HDL描述的RTL级代码自动转换成特定约束条
13、件下的门级网表约束条件包括时序、面积、功耗等，其中时序最关键流程翻译（展平）：RTL描述门级布尔描述优化：化简布尔方程映射：基于相应的工艺库，将优化的布尔描述映射为实际的逻辑电路,2 IC设计流程 逻辑综合:作用与流程,逻辑综合流程,2 IC设计流程 逻辑综合:优化策略及工具,优化目标以速度为第一目标，先不考虑成本以成本为第一目标，先不考虑速度以速度和成本折中为目标，综合考虑两个指标优化策略器件复用：不同的电路尽可能使用相同的器件，以减少芯片的面积，但可能会降低速度时序重排：重排延时不同的逻辑单元的前后位置，以减少关键路径的延时状态机重新编译：寻找是电路性能更高、资源更省的实现方式常用的EDA
14、工具：Synopsys的Design Compiler，市场占有率90,2 IC设计流程 时序收敛(Time Closure)问题,初步设计,中间阶段设计,最终完成设计,白线表示违反时序的网点,反复修改，直至时序全部满足要求，称之为时序收敛。,2 IC设计流程 物理综合,Physical Synthesis,RTL,(Timing) Constraints,Place-and-RouteOptimization,Artwork,Netlist with Place-and-Route Info,MacromodulesFixed netlists,3 IC验证方法 验证的目的,验证的目的原始描
15、述是否正确？逻辑功能是否正确？时序及其相关性能指标是否正确？是否完全符合物理设计规则？验证的要点所有设计层次都要进行仿真验证不同的设计层次用不同的仿真验证工具：管、门、逻辑、HDL、系统，数字、模拟、混合所有功能都要通过仿真验证仿真验证必须考虑最差情况：Worst、Typical、Best,动态验证方法：输入外部激励输入信号到所设计的电路模型，判断它所产生的输出响应是否符合预期功能特点：主要用于验证电路功能，难以找到完全的激励来覆盖电路的所有功能，而且较耗费时间类型：电路仿真，逻辑仿真静态验证方法：分析电路所有路径的时序，或者将待验证的电路与正确的电路进行对照比较特点：主要用于验证电路性能指标
16、，限于数字逻辑电路，无需输入激励信号，速度快，准确性较低类型：静态时序分析（STA），形式验证物理验证方法：检查版图是否符合预定的设计规则，或者是否与电路相符特点：物理设计完成后进行类型：DRC，ERC，LVS,3 IC验证方法 验证的分类,3 IC验证方法 动态验证:仿真流程,将用户对电路的描述转换成EDA工具可识别的形式（如逻辑表达式、网表、等效电路）,根据电路功能要求设计尽可能全面或有充分代表性的激励信号,设置初始值、仿真时间、过程控制、中断、观察仿真状态等,电路描述,激励描述（需给出3个输入的8个逻辑状态）,输出波形,实例,3 IC验证方法 动态验证:仿真工具举例,电路级仿真用于仿真晶
17、体管级的电路，精确性高，功能全面SPICE：加州大学柏克利分校1972年开发，电路模拟的事实标准，已衍生出HSPICE、PSPICE、OrCAD、Workbench等多种版本NanoSim：Synopsys公司开发，可用于几百万门、0.13um、模拟/数字/混合信号电路设计验证逻辑级仿真用于仿真行为级、RTL级和门级网表的数字电路，算法多采用事件驱动的方式，少量采用周期驱动方式VCS：Synopsys公司开发，编译型Verilog模拟器，结合了周期算法和事件驱动算法，可支持千万门级ASIC设计ModelSim：Mentor公司开发，支持VHDL和Verilog HDL混合仿真,方法：计算电路所
18、有路径上的延迟，判断时序是否满足要求特点：与动态时序分析相比，无需激励，可以穷尽所有路径，可识别时序故障类型多，运行速度快，占用内存少使用环节：逻辑综合后，布局优化后，布线完成后等可识别时序故障类型：建立/保持时间、最小/最大跳变延时、时钟脉冲宽度/时钟畸变、门级时钟的瞬时脉冲检测、总线竞争与总线悬浮错误、不受约束的逻辑通道等常用EDA工具：Synopys的PrimeTime,3 IC验证方法 静态验证:静态时序分析,STA流程,3 IC验证方法 静态验证:形式验证,方法：判断当前设计与正确设计在逻辑功能上是否相同特点：常用于比较RTL代码之间、 RTL代码与门级网表之间、加入扫描链前后或者E
19、CO修正前后的门级网表之间的一致性或者等效性常用EDA工具：Synopsys的Formality，Cadence的Encounter Conformal Equivalent Checker,形式验证流程,3 IC验证方法 静态验证:等效性检查,概念验证两个设计的结构和功能是否在逻辑上是等价的形式验证技术的一种比动态仿真验证的覆盖率高，所需时间短 功能RTL代码与RTL代码的比较：验证改动过的新RTL代码与以前的RTL代码相比是否发生了变化RTL代码与门级代码的比较：验证综合产生的结果与RTL代码的功能是否完全一致门级代码与门级代码的比较：验证版图设计工具对网表的改动是否影响了设计的逻辑功能,
20、设计规则检查（DRC，Design Rule Check）检查版图各掩膜层的几何参数是否符合代工厂给出的设计规则检查错误类型：几何尺寸与设计规则不符电气规则检查（ERC，Electronic Rule Check）检查版图中是否存在违反基本电气规则的点检查错误类型：版图缺陷，如开路、短路、浮空点等版图-原理图一致性检查（LVS，Layout Versus Schematic）确认版图的网表结构是否与其原始网表结构一致检查错误类型：节点不一致，元器件不一致，元器件适配（如版图有，原理图没有）,3 IC验证方法 物理验证,3 IC验证方法 参数提取,1维提取（大尺寸器件）连线侧面到衬底连线底面到衬
21、底,2维提取（深亚微米器件）连线到衬底连线到连线,2.5维提取（多层互连器件）连线到衬底同层连线到连线不同层间连线到连线,4 SoC设计流程 传统IC流程的优缺点,特点瀑布模式由顶向下进行不同层次可由不同技术团队来完成可分层优化缺点软件设计在硬件设计之后，无法同步进行顶层设计在物理设计之前，难以考虑布局布线对性能的影响后级信息无法及时提供给前级,20.7 SoC设计流程 SoC设计流程的要求,螺旋模式自顶向下和自底向上相结合软件和硬件的开发并行不同设计层次的设计、验证、综合并行可以多次迭代，及时纠正偏差,4 SoC设计流程 软硬件协同设计流程,软件原型验证,硬件原型验证,硬-软件协同验证,概念
22、论证(依据技术能力、资源可用性、市场需求）,系统级设计(建立系统架构，无需软硬件实现）,软硬件协同设计与验证,后端设计,流片,系统集成测试,4 SoC设计流程 不同抽象层次的SoC描述语言,与ASIC设计不同之处在算法级，增加了RTL-C层次，它用C语言而非基本单元来描述基于RTL单元的算法实现而非结构实现在行为级，增加了TLM（Transaction Level Modeling）层次，基于SystemC而非I/O端口来描述IP内部与外部（片上总线）之间的交易关系（如读、写数据或指令），仿真速度比RTL级至少快2个数量级，Architectural TLM只考虑近似的时序，Microarch
23、itectural TLM则考虑精确的时序 引入SystemC 来同时描述SoC的架构级与行为级、软件与硬件、IP与接口，兼具C语言和HDL的特点,4 SoC设计流程 对IP的基本要求,可重用模块亦称IP（Intellectual Property）或者VC（Visual Component，虚拟部件）如同集成电路芯片在PCB上即插即用一样，理想化的IP在SoC也应即插即用IP有硬核、软核、固核等形式，供SoC在不同设计层次调用，或者供不同应用对象的SoC应用。比如，对高复杂度SoC，IP必须具有高抽象层次功能模型的软核；对低功耗SoC，IP必须具有基于目标工艺物理参数的硬核IP必须经过必要的
24、验证。比如，行为级软核必须经过FPGA验证；物理层硬核必须经过目标工艺的投片验证IP必须具备标准化的接口，以便通过总线与其它IP或者系统接口互连,理想化的SoC设计流程,4 SoC设计流程 实际SoC设计流程示例,IP交接,特点：基于IP的设计，软硬件协同设计与验证，平台化集成，二维流程,4 SoC设计流程 模块设计流程,建立IP的功能模型，用于硬件设计的高抽象层次仿真和软件设计的软硬件协同仿真，一般需通过FPGA验证,分析功能验证的代码覆盖程度，找出未被验证到或者验证不充分的部分，以便修改设计与激励文件，重新或者补充验证,基于高层次模型的仿真，主要验证逻辑功能,基于产品应用场景，确定需求参数
25、（如待机时间、运行速度）与系统参数（如功耗、时钟频率）之间的关系,确定模块设计的约束条件（如面积、功耗、延时、测试覆盖率、噪声隔离度等）,电路图表征全定制模拟电路，RTL表征数字电路，AHDL是模拟电路的RTL等价描述覆盖率、噪声隔离度等）,编写模块功能的测试激励文件，要求易读性好、故障覆盖率高，以保证设计的健壮性,4 SoC设计流程 模块设计流程(续1),检查RTL级设计是否满足规范要求，特别是总线接口逻辑是否符合总线协议,基于混合/模拟信号硬件描述语言(VHDLAMS)，实现混合信号的设计与仿真,考虑互连参数和节点频率，对延迟、功耗、时钟布局、异步接口等进行分析验证,基于RTL模型的仿真，
26、耗时较多，主要验证时序和延迟,验证软件与硬件接口，以保证软件可以在设计的硬件上正常运行。软件可产生的硬件激励向量可以很多、很复杂，为节约机时，主要验证高层次抽象硬件模型与软件之间握手信号的正确性,验证门级网表和RTL级描述是否等价,同时进行门级仿真和混合信号仿真，完成功能、功耗和时序的验证,4 SoC设计流程 模块设计流程(续2),从最终版图提取所有的物理参数，依此完成DRC、ERC、LVS验证,按照RTL LogicPhysical的次序，完成版图布局,布局的约束条件包括延迟、功耗、面积等,数字电路网表可以有两种实现方式：RTL级源文件综合得到的综合网表，相对高效；逻辑门级或晶体管级的全定制
27、网表，优化程度高,布局后加入时钟树、电源线和内建自测试逻辑,布线需满足的约束条件有I/O布局、时序收敛、电源分布等，布线优化要解决的问题有串扰、电迁移、层间填充、信号完整性等问题，布线手段有层选择、线宽选择、布线路径等,标准单元库，应包括逻辑模型、物理版图、延时表等,制造厂提供的已有IP单元，主要是通用单元与I/O单元,针对IP设计者的设计规范指南，包括设计方法、设计风格和设计工具环境等,4 SoC设计流程 IP交接,IP设计者将设计验证完成的IP交接给SoC芯片集成者，交接内容应包括规范化的设计代码：根据IP核的形式（硬核、软核、固核）以及芯片集成者所使用的设计验证平台，规范形式有所不同。I
28、P核的设计验证工具和数据文件格式，应与芯片集成者使用的设计验证工具和数据文件格式相同，才能便于IP的交接和使用完备的使用说明：应包括IP核的功能与性能指标要求、适用的总线规格、工艺要求、各个版本的说明等。对于经常被修改的软核来说，版本管理尤其重要；对于与特定工艺有关的硬核来说，目标工艺说明不可或缺IP保护方法：通常有两种，一是源码加密，二是给产品加上水印标识,4 SoC设计流程 芯片集成流程,将产品需求（普通文档）转化为设计约束（高层次模型与抽象的数据结构，C、+或SDL语言）,选择、实现和验证所需要的算法,选择所需要的IP，配置SoC开发平台,将系统划分为不同的功能模块，确定各模块的性能、功
29、耗和接口约束,将设计映射为一个RTL级的体系结构，含各个IP、电源、时钟、总线、测试逻辑和I/O口,根据时序收敛、信号完整性、功耗、内建自测试等要求，对体系结构的布局布线进行优化，并提取布线的物理参数供后端仿真用,必要时对软硬件的关键模块、关键路径和关键性能，建立比可执行模型更细化的仿真模型，同时形成下层设计的测试激励,统一各个IP的测试方法，建立芯片级的测试体系,实现加密IP与其它设计的硬件连接和软件整合的测试体系,4 SoC设计流程 软件开发流程,系统分析：根据设计经验和设计工具，确定合适的算法和结构，完成功能划分和资源分配,RTOS选择：根据适用要求和软件体系结构，选择适用的嵌入式操作系
30、统和必要的应用程序,接口定义：定义合适的接口以及模块之间接口的相互关系，并对其行为和性能进行验证,模块开发：在不同的结构层次上，完成各个模块内部的逻辑与验证,软件集成：将顶层软件模块和底层软件模块连接层有机的整体，然后再与硬件模块相连,软件发布：将软件置入芯片内或芯片外存储器（ROM、EEPROM、RAM等）,5 设计工具 常用EDA工具,5 设计工具 Cadence 工具族,5 设计工具 Synopsys工具族,END,第11章 设计流程、工具和方法,本章参考书,Jan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspecti
31、ve，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 7。中译本：周润德等译，数字集成电路-电路、系统与设计，电子工业出版社，2004.10。第7章。 John P. Uyemura, Introduction to VLSI Circuits and Systems, John Wiley & Sons, Inc., 2002. Chapters 11.中译本：周润德译，超大规模集成电路与系统导论，电子工业出版社，2004.1。第11章。,IC设计流程,设计层次行为级逻辑级电路级版图级设计内容RepresentationDesignVerification,
